According to one embodiment, a semiconductor memory device includes: a substrate; a layer stack disposed above the substrate in a first direction; a first conductive layer disposed between the substrate and the layer stack; a memory pillar including a semiconductor film, extending in the first direction, and penetrating the first conductive layer; and a first member disposed apart from the memory pillar in a second direction intersecting the first direction, extending in the first direction, and penetrating the first conductive layer. The layer stack has a structure in which a first semiconductor layer, a second semiconductor layer, a second conductive layer, and a third conductive layer are stacked in order from a side of the substrate. The first semiconductor layer covers an end portion of the semiconductor film in the first direction and an end portion of the first member in the first direction.
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
H10D 64/66 - Électrodes ayant un conducteur couplé capacitivement à un semi-conducteur par un isolant, p. ex. électrodes du type métal-isolant-semi-conducteur [MIS]
2.
METHOD, COMPRESSION ENCODER, AND COMPRESSION/DECOMPRESSION SYSTEM
According to one embodiment, a method includes identifying an input string of less than the predetermined length as a mismatch character string, determining whether the mismatch character string matches the character strings in a buffer, storing, as to the matched mismatch character string, a first data set including flag information indicating a match and index information indicating the entry of the buffer in which the mismatch character string determined to be a match is stored, in a nonvolatile memory, and storing the unmatched mismatch character string in the buffer, and storing, as to the unmatched mismatch character string, a second data set including flag information indicating the mismatch and the mismatch character strings, in the nonvolatile memory.
According to one embodiment, a device includes: an array including a first interconnect extending in a first direction, second and third interconnects extending in a second direction, a first cell between the first and second interconnects, and a second cell between the first and third interconnects; a first switch circuit connected to the first interconnect; a second switch circuit connected to the second and third interconnects; first and second global interconnects connected between the second switch circuit and a first circuit, the second interconnect is disposed between the first switch circuit and the third interconnect in the first direction, the second interconnect is connected to the first global interconnect via the second switch circuit, the third interconnect is connected to the second global interconnect via the second switch circuit, and a length of the second global interconnect is shorter than a length of the first global interconnect.
A semiconductor device includes a substrate having a first outer surface, a second outer surface opposite to the first outer surface, at least first, second, and third conductive layers, a plurality of insulating layers, and a plurality of vias. The first conductive layer includes a pad having an outer surface that is exposed on the first outer surface, and the second conductive layer includes a terminal electrically connected to the pad through at least one of the vias, a wire electrically connected to the terminal, and a first mesh electrically and physically separated from the terminal and the wire. A second mesh is included in the first conductive layer or the third conductive layer that is between the first conductive layer and the second conductive layer, is electrically isolated from the pad, the terminal, and the wire, and covers the terminal, the wire, and the first mesh.
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
H10D 80/30 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif couvert par la présente sous-classe l’au moins un dispositif étant couvert par les groupes , p. ex. des ensembles comprenant des puces de processeur à circuit intégré
According to one embodiment, a semiconductor device that can prevent occurrence of defects is provided. A semiconductor device according to the present embodiment includes a wiring layer that includes a plurality of lines, and a columnar electrode that is integrally provided with the lines and extends from a bottom of one of the lines in a direction substantially perpendicular to the wiring layer. The lines include conductive films and a first film, the conductive and first films being alternately stacked in the direction substantially perpendicular to the wiring layer.
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H10B 41/20 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10D 64/66 - Électrodes ayant un conducteur couplé capacitivement à un semi-conducteur par un isolant, p. ex. électrodes du type métal-isolant-semi-conducteur [MIS]
In general, according to one embodiment, a semiconductor memory device includes: a first interconnect layer provided on a first area; a second interconnect layer arranged apart from the first interconnect layer in a first direction and provided across the first area and a second area in the first direction; a plurality of third interconnect layers provided above the second interconnect layer and spaced apart from each other in the first direction; a third insulating member dividing the second interconnect layer into first and second portions in the third direction; first and second memory pillars extending in the first direction in the first area intersecting the first and the second portion of the second interconnect layer respectively; and first and second contacts extend in the first direction in the first area, electrically coupled to the first and the second portions of the second interconnect layer, respectively.
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
According to one embodiment, a plasma processing system includes a processing container for processing a substrate, an upper electrode for supplying processing gas into the processing container, a lower electrode disposed in the processing container to face the upper electrode and on which the substrate is placed, and a power source for supplying power to at least one of the upper electrode and the lower electrode to generate plasma in the processing container, where the processing container includes an inclined surface that descends from an outer periphery side of the lower electrode toward a base of the lower electrode, and an exhaust port that is opened on the inclined surface and exhausts air from inside the processing container.
H01J 37/32 - Tubes à décharge en atmosphère gazeuse
H01L 21/67 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants
8.
SEMICONDUCTOR INTEGRATED CIRCUIT AND MEMORY SYSTEM
According to one embodiment, semiconductor integrated circuit includes: first and second pulse generators that generate first and second pulse signals based on a first signal, and third and fourth pulse signal based on a second signal, respectively; first and second inversion buffers that output a third signal based on inputs of the first and third pulse signals, and a fourth signal based on inputs of the second and fourth pulse signal, respectively; wherein, when a logic level of the first or the third pulse signal changes from a first logic level to a second logic level, the first inversion buffer changes a logic level of the third signal, and when a logic level of the second or the fourth pulse signal changes from the first logic level to the second logic level, the second inversion buffer changes a logic level of the fourth signal.
H03K 5/131 - Dispositions ayant une sortie unique et transformant les signaux d'entrée en impulsions délivrées à des intervalles de temps désirés contrôlées numériquement
G11C 7/22 - Circuits de synchronisation ou d'horloge pour la lecture-écriture [R-W]Générateurs ou gestion de signaux de commande pour la lecture-écriture [R-W]
H03K 5/135 - Dispositions ayant une sortie unique et transformant les signaux d'entrée en impulsions délivrées à des intervalles de temps désirés par l'utilisation de signaux de référence de temps, p. ex. des signaux d'horloge
According to embodiments, a power supply device includes a power management integrated circuit (PMIC) and a plurality of voltage output terminals. The PMIC includes a plurality of channels for outputting voltages and is capable of notifying an outside of output abnormality of at least one of the plurality of channels. The plurality of voltage output terminals include a first voltage output terminal coupled to a first channel among the plurality of channels. In a case of detecting output abnormality of the first channel, the PMIC is configured to stop output of a first voltage from the first channel to the first voltage output terminal, electrically couple a second channel different from the first channel among the plurality of channels to the first voltage output terminal, and output a second voltage from the second channel to the first voltage output terminal.
A semiconductor device according to the present embodiment includes a structural body and a light blocker. At a measurement site that is irradiated with measurement light to measure a structure of the structural body, the light blocker is provided at a position farther than the structural body in an advancing direction of the measurement light with which irradiation is performed, and the light blocker blocks the measurement light. The light blocker includes first metal layers in two or more layers.
H01L 21/66 - Test ou mesure durant la fabrication ou le traitement
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
A first insulator and the second insulator are arranged with a distance therebetween in a first direction. A memory pillar extends in the first direction and penetrates the first and second insulators. A third insulator extends over a surface of the first insulator, a surface of the second insulator, and a first portion of a surface of the memory pillar. The first portion is located between the first and second insulators. Dot structures are on a surface of the third insulator. Each of the dot structures includes a metallic element or a carbon element. A first conductor extends over a surface of the third insulator and surfaces of the dot structures. A second conductor is on a surface of the first conductor, and includes molybdenum.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
According to one embodiment, a memory system includes a nonvolatile memory including physical blocks, and a controller. Upon receiving a write command from a host, the controller starts to receive first data associated with the write command; selects one of a plurality of first pages, the plurality of first pages being physical pages to which second data has already been written and for which no read-and-verify operation has been executed; executes a read-and-verify operation for the selected one of the plurality of first page; and writes the received first data to a second page in a write destination block among the physical blocks.
In general, according to one embodiment, a semiconductor device includes first to third conductors, a semiconductor, a first insulator, and an insulation region. The semiconductor includes a metal oxide and extends in the first direction to be in contact with the first conductor and the third conductor. The insulation region is surrounded by the semiconductor and extends in the first direction to be in contact with the first conductor. The semiconductor includes a first portion and a second portion defined between the first portion and the insulation region. A concentration of a first element contained in the metal oxide of the semiconductor is higher in the second portion than in the first portion.
A semiconductor substrate includes a first circuit region, a second circuit region, and a third circuit region. A wiring layer includes a first boundary region that includes a first boundary between the first and second circuit regions, a second boundary region that includes a second boundary between the second and the third circuit regions, and a passing wiring region between the first and second boundary regions. The first boundary region includes a first wiring group, the second boundary region includes a second wiring group, and the passing wiring region includes a passing wiring group. The first wiring group, the second wiring group, and the passing wiring group are disposed in a same layer. A wiring disposed in a same layer as the passing wiring group and electrically connected to the second circuit region is included in any one of the first and second wiring groups.
H01L 23/528 - Configuration de la structure d'interconnexion
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
15.
MANAGING IO TIMEOUT IN NON-VOLATILE STORAGE DEVICES
Various implementations described herein relate to a storage device including a non-volatile memory and a controller coupled to the non-volatile memory. The controller is configured to determine an input/output (IO) value, receive from a host a plurality of IO commands, each of the plurality of IO commands comprising reading data from the non-volatile memory or writing data to the non-volatile memory, determine that at least one IO command of the plurality of IO commands cannot be processed within a time period indicated by the IO timeout value, and provide a notification to the host that the at least one IO command of the plurality of IO commands cannot be processed within the time period indicated by the IO timeout value.
A storage device includes a memory cell having a magnetoresistance effect element and a switching element connected to the magnetoresistance effect element, a first wiring connected to a first end of the memory cell, a second wiring connected to a second end of the memory cell, a first switch having a third end connected to the second wiring and a fourth end, a third wiring connected to the fourth end, a second switch having a fifth end connected to the third wiring and a sixth end, a fourth wiring connected to the sixth end, a first transistor having a gate connected to the third wiring, a seventh end connected to the fourth wiring and an eighth end, a third switch connected between the eighth end and a first node that receives a first voltage, and a sense amplifier circuit connected to the fourth wiring.
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
17.
SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF
A semiconductor memory device includes a stacked body including a plurality of conductive layers and insulating layers alternately stacked in a first direction; and a contact plug electrically connected to a corresponding one of the conductive layers and extending from a step surface of the corresponding conductive layer in the first direction to penetrate through a corresponding portion of the stacked body.
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
A semiconductor device includes a plurality of first resistor elements, an insulating layer and a plurality of second resistor elements. The plurality of first resistor elements are disposed at a side of a main surface of a semiconductor substrate, extending in a first direction parallel to the main surface of the semiconductor substrate, arranged in a second direction parallel to the main surface of the semiconductor substrate and intersecting with the first direction. The insulating layer is disposed at the side of the main surface of the semiconductor substrate between the respective plurality of first resistor elements and having an electrode installation surface in contact with the electrode layer. The plurality of second resistor elements are disposed on the electrode installation surface of the insulating layer between the plurality of first resistor elements, extending in the first direction, arranged in the second direction.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des sous-classes , , , , ou , p. ex. circuit hybrides
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
A semiconductor manufacturing system and a method are capable of restraining a pattern on a semiconductor substrate from collapsing while performing wet etching on the semiconductor substrate. As an example, a semiconductor manufacturing system includes a first fluid reservoir that retains a first fluid generated by adding, to a first liquid, an adjusting substance for adjusting a pH. The first fluid supplier supplies the first fluid to a mixer. A second fluid supplier causes a second fluid to turn into a supercritical fluid and supplies the supercritical fluid to the mixer. A first heating mechanism houses the mixer and heats the mixer. A second heating mechanism heats a chamber capable of housing a substrate. A fluid mixture supplier supplies the second heating mechanism with a fluid mixture into which the first fluid and the supercritical fluid are mixed in the mixer.
H01L 21/67 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants
20.
TRANSMISSION ELECTRON MICROSCOPE AND OPERATION METHOD THEREOF
A transmission electron microscope includes a beam irradiation provider; a first lens system located with respect to the beam irradiation provider; a holder located with respect to the first lens system and configured to mount a sample; a second lens system located with respect to the holder; a detection mechanism located with respect to the second lens system; and a controller. The detection mechanism includes: a scintillator configured to detect an electron beam; a light propagation unit through which light converted in the scintillator propagates; and an imaging element configured to receive the light propagating through the light propagation unit. The controller is configured to generate first light intensity data from a signal obtained by detecting the light transmitted through an element using the imaging element, the element configured to change transmittance of light provided through the light propagation unit.
G01N 23/04 - Recherche ou analyse des matériaux par l'utilisation de rayonnement [ondes ou particules], p. ex. rayons X ou neutrons, non couvertes par les groupes , ou en transmettant la radiation à travers le matériau et formant des images des matériaux
G01N 23/06 - Recherche ou analyse des matériaux par l'utilisation de rayonnement [ondes ou particules], p. ex. rayons X ou neutrons, non couvertes par les groupes , ou en transmettant la radiation à travers le matériau et mesurant l'absorption
21.
SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR MEMORY DEVICE
According to one embodiment, a semiconductor memory device includes a stacked body in which a plurality of first conductive layers and a plurality of insulating layers are alternately stacked one by one; a pillar that includes a semiconductor layer extending in the stacked body in a stacking direction of the stacked body; a first layer that is arranged above the stacked body and has a semiconductor as a main component; and a second layer that is arranged above the first layer and has a metal as a main component, in which the pillar penetrates the first layer, and the semiconductor layer protrudes into the second layer.
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
22.
SYSTEMS AND METHODS FOR AUTOMATIC ISOLATION OF WRITE DATA IN NON-VOLATILE STORAGE DEVICES
A storage device may include a controller and a non-volatile memory (NVM) that includes a plurality of blocks grouped into a plurality of superblocks including a first superblock and a second superblock. The controller may receive from a host, a first write command to write first data and a second write command to write second data, and determine a lifetime of the first data and a lifetime of the second data. The lifetime of write data may indicate a duration between a time of initially storing the write data in the NVM and a time of overwriting or deleting the write data from the NVM. The controller may determine that a difference between the first lifetime and the second lifetime is greater than a threshold, and program the first data to the first superblock and the second data to the second superblock that is different from the first superblock.
According to one embodiment, a memory system includes a nonvolatile memory and a controller. The controller is connectable to a host, and is configured to control the nonvolatile memory. The controller is configured to write data to the nonvolatile memory using a plurality of write types with different data write speeds based on information provided by the host, and determine a write ratio of the plurality of the write types.
A second conductor is located farther in a first direction than a first conductor. A third conductor extends in the first direction, intersects with the first and second conductors. A first end of the third conductor is located farther in the first direction than a second end of the third conductor. A first memory cell is coupled to the first and third conductors. The second memory cell is coupled to the second and third conductors. A first switch is coupled to the first end. A second switch is coupled to the second end. In a case of data read from the first memory cell, the first and second switches are maintained on and off, respectively. In a case of data read from the second memory cell, the second and first witches are maintained on and off, respectively.
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
A semiconductor memory device includes a first region where a plurality of conductive layers, a plurality of insulating layers, a semiconductor layer, and a gate insulating layer are formed and a second region different from the first region above a substrate. The plurality of conductive layers include a plurality of first conductive layers and a plurality of second conductive layers. The semiconductor memory device includes a plurality of first films different from the first conductive layers disposed in same layers as the plurality of first conductive layers in the second region and a plurality of second films different from the second conductive layers and the first films disposed in same layers as the plurality of second conductive layers in the second region.
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
G11C 5/02 - Disposition d'éléments d'emmagasinage, p. ex. sous la forme d'une matrice
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
H01L 21/3065 - Gravure par plasmaGravure au moyen d'ions réactifs
H01L 21/67 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
According to one embodiment, a memory system is used by a first user that belongs to a group, and includes a controller. The controller manages a first key pair that includes a first private key and a first public key and stores, in a nonvolatile memory, one or more pieces of content information that include one or more contents, respectively. When use of a first content among the one or more contents by the first user has been requested, the controller generates a first access log related to the use, generates first signature data for the first access log by using the first private key, stores the first access log and the first signature data in the nonvolatile memory, and transmits the first access log and the first signature data to the one or more other memory systems.
G06F 21/79 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur pour assurer la sécurité du stockage de données dans les supports de stockage à semi-conducteurs, p. ex. les mémoires adressables directement
A memory system includes a nonvolatile memory and a memory controller. The nonvolatile memory stores a concatenated code including a first error correction code and a second error correction code. The memory controller performs, for read information read from the nonvolatile memory, second decoding processing with the second error correction code; if decoding in the second decoding processing fails, performs, for the read information reflecting a correction result of the second decoding processing, first decoding processing with the first error correction code; if decoding in the first decoding processing fails, identifies an intersection of component codes that are in two or more respective different dimensions of the second error correction code and each include an error; and performs modification processing for modifying a symbol in the intersection and further performs the first decoding processing.
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
According to one embodiment, a memory system includes 1st-5th sub-memory regions and a controller, the controller being configured to: calculate a 1st voltage of the 1st sub-memory region in 1st processing; calculate a 2nd voltage of the 4th sub-memory region in 2nd processing; before the 1st processing, use a 3rd voltage when reading the 1st and 2nd sub-memory regions, and the 4th and the 5th sub-memory regions, and use a 4th voltage of the 3rd sub-memory region when reading the 3rd sub-memory region; use the 1st voltage when reading the 1st sub-memory region, use a 5th voltage calculated by using the 1st voltage when reading the 2nd, the 4th, and the 5th sub-memory regions, use a 6th voltage calculated by using the 2nd voltage when reading the 2nd and the 5th sub-memory regions.
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
29.
SUBSTRATE PROCESSING APPARATUS AND METHOD OF SUBSTRATE PROCESSING
A substrate processing apparatus according to one embodiment includes a substrate holding part having a stage holding the substrate, a freezing solution supply part supplying the freezing solution to the substrate, a cooling part cooling the freezing solution to form a freezing film, and a thawing solution supply part having a nozzle extending in a first direction including a central part of the stage in a plan view, wherein an end and an other end opposite to the end of the nozzle in the first direction are located on an outer periphery outside of the central part, and the thawing solution supply part supplies a thawing solution having at least one of a different supply volume, temperature, or supply timing between the central part and the outer periphery to the substrate to thaw the freezing film.
H01L 21/67 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants
H01L 21/687 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants pour le maintien ou la préhension en utilisant des moyens mécaniques, p. ex. mandrins, pièces de serrage, pinces
An operation of bringing a magnetoresistance effect element into a first resistance state includes a first period, a second period, a third period, a fourth period, and a fifth period. In the first period, a first operation is performed to bring the magnetoresistance effect element into a second resistance state exhibiting a resistance that is lower than a resistance of the first resistance state. In the second period, first data is acquired based on a resistance state of the magnetoresistance effect element. In the third period, a second operation is performed to bring the magnetoresistance effect element into the first resistance state. In the fourth period, second data is acquired based on the resistance state of the magnetoresistance effect element. In the fifth period, a third operation is performed to bring the magnetoresistance effect element into the first resistance state.
G11C 5/08 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage pour interconnecter des éléments magnétiques, p. ex. des noyaux toroïdaux
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
31.
SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEVICE
A semiconductor memory device includes a substrate including a first region and a second region surrounding the first region when viewed from above the substrate, an insulating layer on the substrate, a memory cell array above the first region, a conductor above the second region, that extends through the insulating layer in a first direction perpendicular to the substrate, and a covering layer contacting the conductor in the first direction. The conductor includes a first conductor portion, a first end of which is in contact with the covering layer, and a second conductor portion in contact with a second end of the first conductor portion that is opposite to the first end in the first direction. The first conductor portion includes a first core and a first barrier metal film that covers a side surface of the first core and the second end of the first conductor portion.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
32.
SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME
In one embodiment, a semiconductor device includes a stacked film including a plurality of first insulators and a plurality of electrode layers that are alternately provided in a first direction, and a plurality of columnar portions extending in the first direction in the stacked film. A first columnar portion among the plurality of columnar portions includes a second insulator provided on side faces of the plurality of first insulators and the plurality of electrode layers, and including a metallic element, a third insulator provided on a side face of the second insulator, and including silicon, a charge storage layer provided on a side face of the third insulator, a fourth insulator provided on a side face of the charge storage layer, and a semiconductor layer provided on a side face of the fourth insulator.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
A memory system includes a nonvolatile memory including first, second, and third arrays of memory cells and a memory controller. The memory controller is configured to perform a two-step program operation of a first type on the first and second arrays. The first type includes a first program operation to set a threshold voltage of the memory cell to be in one of a first plurality of ranges, and then a second program operation to set the threshold voltage to be in one of a second plurality of ranges. The memory controller is configured to perform a two-step program operation of a second type on the third array. The second type includes a third program operation to set a threshold voltage corresponding to partial bits of the multi-bit data, and then a fourth program operation to set a threshold voltage corresponding to the entire bits of the multi-bit data.
A semiconductor device includes a substrate; a stacked film provided above the substrate and including a plurality of insulating layers and a plurality of electrode layers alternately stacked in a first direction intersecting an upper surface of the substrate; and a columnar portion penetrating through the stacked film in the first direction. A concentration of a Group V element of at least one first one of the insulating layers on a first end side in the first direction is higher than a concentration of the Group V element of a second one of the insulating layers.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
A semiconductor device includes a substrate, a first contact electrode connected to the substrate, a second contact electrode separated from the first electrode and connected to the substrate, a gate electrode facing the substrate between the first and second contact electrodes, a third contact electrode on the gate electrode, a first electrode member facing the substrate between the first contact electrode and the gate electrode, and a second electrode member facing the substrate between the second contact electrode and the gate electrode. The gate electrode contains a first conductivity type impurity. The first and second electrode members contain the first conductivity type impurity or a second conductivity type impurity. A concentration of the first or the second conductivity type impurity in the first and second electrode members is lower than a concentration of the first conductivity type impurity in the gate electrode.
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/41 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région de circuit périphérique de régions de mémoire comprenant un transistor de sélection de cellules, p. ex. NON-ET
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
A semiconductor memory device includes an insulating member provided between a first semiconductor pillar and a second semiconductor pillar. The insulating member overlaps a portion of the first semiconductor pillar and a portion of the second semiconductor pillar, extends in a first direction, and divides a portion of a plurality of conductive layers stacked in a stacking direction. A first width of the insulating member at a position in the stacking direction corresponding to a first conductive layer of the conductive layers is larger than a second width of the insulating member at a position in the stacking direction corresponding to end regions of the first and second semiconductor pillars and on a side of the plurality of conductive layers with respect to a first contact electrode and a second contact electrode.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
A semiconductor device includes a substrate, first and second semiconductor layers arranged in this order apart from each other in a first direction; first wiring layers arranged apart from each other in the first direction between the substrate and the first semiconductor layer and including a first layer; second wiring layers arranged apart from each other in the first direction between the first and second semiconductor layers and including a second layer; first and second memory pillars extending in the first direction and having portions that intersect the respective first and second wiring layers and function as memory cells; and a first contact extending in the first direction to intersect with the first wiring layers, being in contact with the first layer, being insulated from the first wiring layers excluding the first layer and the first semiconductor layer, and electrically connecting the substrate and the second layer.
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
A magnetic memory device includes a conductive layer, a magnetoresistive effect element provided on the conductive layer and including a first end portion that contacts the conductive layer and a second end portion that is opposite to the first end portion, and a control circuit configured to perform a write operation to write data into the magnetoresistive effect element. The write operation including, in a first period, causing a current to flow in the conductive layer, and in a second period subsequent to the first period, stopping the current and applying a negative voltage to the second end portion with respect to the first end portion.
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
A data decompression apparatus includes a read control circuit, a decompression circuit, and a write control circuit. The read control circuit reads compressed data stored in a first storage area starting from a first address in a random access memory. The decompression circuit decompresses the compressed data in an order from a head to generate decompressed data. The write control circuit, in response to receiving first information specifying data portions to be stored in the random access memory and a second address from the host: transfers the data portions specified in the first information to a second storage area starting from the second address, and outputs a signal indicating that transfer has been completed to the read control circuit. In response to the signal output from the write control circuit, the read control circuit performs control to stop reading the compressed data stored in the first storage area.
Disclosed herein are related to a device comprising a memory chip, another memory chip, and a circuit chip between the memory chip and the another memory chip, where the circuit chip is connected to the memory chip and the another memory chip through different connections. The memory chip may include a first memory array and a first bond pad, and the another memory chip may include a second memory array and a second bond pad. The circuit chip may include a third bond pad on a first surface of the circuit chip coupled to the first bond pad, and a fourth bond pad on a second surface of the circuit chip coupled to the second bond pad. The circuit chip may include a transistor coupled to the third bond pad through a front side connection and another transistor coupled to the fourth bond pad through a backside connection.
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
According to one embodiment, a semiconductor memory device includes a layer stack in which a plurality of interconnect layers and a plurality of insulating layers are alternately stacked one by one, a memory pillar passing through the layer stack, and a first member dividing the layer stack. The plurality of insulating layers include a first insulating layer. The plurality of interconnect layers include a first interconnect layer and a second interconnect layer provided on the first insulating layer. The memory pillar includes a first sub-pillar passing through the first interconnect layer and a second sub-pillar provided on the first sub-pillar and passing through the second interconnect layer. The first member includes a first portion passing through the first interconnect layer and the second interconnect layer and including an upper end located above the second interconnect layer, and a second portion provided on the first portion.
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
42.
STORAGE SYSTEM, INFORMATION PROCESSING SYSTEM AND METHOD FOR CONTROLLING NONVOLATILE MEMORY
According to one embodiment, a storage system performs a first allocation operation of allocating, for a first namespace, a plurality of first blocks included in the blocks of a nonvolatile memory. The storage system performs a read operation, a write operation or an erase operation on one of the first blocks in response to a command received from a host to read, write or erase the one first block, counts the total number of erase operations performed on the first blocks, and notifies the host of the counted number of erase operations in response to a command received from the host to obtain an erase count associated with the first namespace.
G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/16 - Circuits pour effacer électriquement, p. ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p. ex. des réseaux, des mots, des groupes
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
43.
SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
A semiconductor device includes a first chip and a second chip. The first chip includes a first substrate on which a first transistor is formed. The second chip is provided above the first chip and includes a second substrate on which a second transistor is formed. The second substrate includes a first insulating region and a second insulating region each penetrating the second substrate. The first chip and the second chip are electrically connected to each other via a first group of through vias penetrating the first insulating region and a second group of through vias penetrating the second insulating region. The first group of through vias is arranged at a first pitch, and the second group of through vias is arranged at a second pitch different from the first pitch.
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
44.
SEMICONDUCTOR MEMORY DEVICE AND METHOD OF DRIVING SEMICONDUCTOR MEMORY DEVICE
A semiconductor memory device includes strings each including memory cells connected in series; first select transistors connected to one end of the strings; second select transistors connected to the other end of the strings; first control lines commonly provided to the strings and connected to gates of the memory cells; first selection lines connected to gates of the first select transistors and each corresponding to a first unit having one string; second selection lines connected to gates of the second select transistors and corresponding to a second unit including a plurality of the first units; and a driver configured to provide a voltage for the plurality of first selection lines, causing a difference between a first non-selection voltage and a second non-selection voltage.
A semiconductor device of an embodiment includes: a plurality of vias each includes: an upper structure connected to any one of a plurality of second wiring layers and extending above a plurality of air gap layers toward a plurality of first wiring layers, the upper structure having a first diameter larger than a width of each of the plurality of first wiring layers in a first direction intersecting an extending direction of the plurality of first wiring layers; and a lower structure extending at a height position of the plurality of air gap layers and connected to any one of the plurality of first wiring layers, the lower structure having a second diameter smaller than the first diameter.
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
46.
SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE
According to one embodiment, a method of manufacturing a semiconductor device includes forming a plurality of stacked bodies on a substrate, each of the stacked bodies includes a plurality of semiconductor chips. The method further includes forming a plurality of first wires on the stacked bodies. The first wires connecting the stacked bodies to each other. The method further includes forming a resin layer on the stacked bodies and the first wires, then thinning he resin layer until the first wires are exposed.
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 23/552 - Protection contre les radiations, p. ex. la lumière
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
47.
MEMORY SYSTEM, CONTROL METHOD, AND POWER CONTROL CIRCUIT
A memory system includes: a first nonvolatile memory; a second volatile memory; a controller; a power control circuit configured to perform control such that a first voltage is applied to the first memory, the second memory, and the controller based on first power supplied from an external power supply; and a power storage device configured to supply second power to the power control circuit while the first power from the external power supply is interrupted. While the first power supplied from outside is interrupted, the power control circuit applies a second voltage based on the second power supplied from the power storage device to the first memory, the second memory, and the controller. The power control circuit stops the application of the second voltage to the second memory after the data is read from the second memory and before the data is written into the first memory.
G11C 11/4074 - Circuits d'alimentation ou de génération de tension, p. ex. générateurs de tension de polarisation, générateurs de tension de substrat, alimentation de secours, circuits de commande d'alimentation
G11C 11/4072 - Circuits pour l'initialisation, pour la mise sous ou hors tension, pour l'effacement de la mémoire ou pour le préréglage
G11C 11/4096 - Circuits de commande ou de gestion d'entrée/sortie [E/S, I/O] de données, p. ex. circuits pour la lecture ou l'écriture, circuits d'attaque d'entrée/sortie ou commutateurs de lignes de bits
A semiconductor storage device that is capable of improving reliability includes: a non-volatile memory provided with a block including a plurality of memory cell transistors connected to a word line; and a controller configured to monitor a threshold voltage distribution width of the plurality of memory cell transistors after performing at least one of an erasing operation on the block and a preliminary write operation on the plurality of memory cell transistors and to classify the plurality of memory cell transistors according to the threshold voltage distribution width of the plurality of memory cell transistors.
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/16 - Circuits pour effacer électriquement, p. ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p. ex. des réseaux, des mots, des groupes
49.
TEST BOARD AND METHOD FOR TESTING SEMICONDUCTOR DEVICE
A test board includes a substrate, a socket mounted on the substrate and including a first connector pin to be connected to a first terminal of a semiconductor device when the semiconductor device is mounted in the socket, a plurality of external terminals through which a voltage or a signal is supplied to the first connector, first and second current paths that can be electrically connected between the first connector pin and one of the plurality of external terminals, and a connection mechanism. The first current path includes a first circuit element. The second current path includes no circuit element or a second circuit element that is different from the first circuit element. The connection mechanism is capable of electrically connecting the first connector pin to one of the plurality of external terminals via one of the first current path and the second current path.
A system encrypts a number by an authentication key to generate first reference data, transmits a result of an authentication process to the host when first encryption data and the first reference data match each other, encrypts or decrypts verification data with a verification key to generate processing data, and transmits the processing data to the host. The host encrypts the number with the authentication key to generate first encryption data, transmits the first encryption data to the memory system, transmits a request regarding an operation in a first mode to the memory system upon reception of a result of the authentication process, transmits the verification key and the verification data read from a second memory to the system, and generates a success notification indicating that an encryptor is working correctly when the processing data and second reference data match each other.
A semiconductor device of embodiments includes: a first electrode; a second electrode; an oxide semiconductor layer between the first electrode and the second electrode; a gate electrode surrounding the oxide semiconductor layer; a gate insulating layer between the gate electrode and the oxide semiconductor layer; a first insulating layer provided between the first electrode and the gate electrode; and a second insulating layer provided between the second electrode and the gate electrode. In a cross section parallel to a first direction from the first electrode to the second electrode, a first portion of the oxide semiconductor layer is provided between the gate insulating layer and the first electrode. In the cross section, a second portion of the oxide semiconductor layer is provided between the gate insulating layer and the second electrode.
According to one embodiment, a memory device includes: a first substrate, a second substrate, and wiring layers arranged apart from each other in this order in a first direction, the wiring layers being arranged apart from each other in the first direction; a memory pillar extending in the first direction and having portions intersecting with respective wiring layers to function as memory cells; a conductive film provided on a surface of the second substrate alongside the wiring layers; a first contact extending in the first direction at a side of the wiring layers relative to the conductive film and in contact with the conductive film; and a second contact extending in the first direction to intersect with the second substrate at a side of the first substrate relative to the conductive film, and in contact with the conductive film.
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
A memory device includes a memory layer and a circuit layer. The memory layer includes first to third regions arranged in a first direction. The circuit layer includes first and second transfer regions, and first and second sense amplifier regions. The first and second transfer regions are shifted in the first direction and arranged in a second direction. In a third direction, the first sense amplifier region overlaps the first region, and the second sense amplifier region overlaps the second region. The first sense amplifier region and the first transfer region are arranged in the first direction, and the second sense amplifier region and the second transfer region are arranged in the first direction.
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
H10B 41/40 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région de circuit périphérique
H10B 41/50 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région limite entre la région noyau et la région de circuit périphérique
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
According to one embodiment, a semiconductor memory device includes the following structure. First word lines are stacked above a substrate. Second word lines are stacked above the first word lines. A selection gate line is provided above the second word lines. A first pillar penetrates the first word lines in a first direction orthogonal to an upper surface of the substrate. A second pillar penetrates the second word lines and the selection gate line in the first direction. The second word lines include an upper word line disposed around an upper layer portion of the second pillar, a middle word line disposed around a middle layer portion below the upper layer portion, and a lower word line disposed around a lower layer portion below the middle layer portion. A film thickness of the upper word line is thicker than that of the middle word line.
H01L 23/528 - Configuration de la structure d'interconnexion
G11C 8/14 - Organisation de lignes de motsDisposition de lignes de mots
H10B 41/41 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région de circuit périphérique de régions de mémoire comprenant un transistor de sélection de cellules, p. ex. NON-ET
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
55.
SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEVICE
According to one embodiment, a semiconductor memory device includes a stacked body in which a plurality of conductive layers and a plurality of insulating layers are alternately stacked, a pillar penetrating the stacked body, and a contact. The stacked body has a staircase portion in which a terrace portion of the plurality of conductive layers is processed in a staircase shape. The contact penetrates the terrace portion of one conductive layer and lower conductive layers below the one conductive layer in the staircase portion. The one conductive layer is electrically connected to the contact in the terrace portion. Both surfaces of each of the plurality of conductive layers in the stacking direction including the terrace portion are covered with a first metal-containing layer. In each of the lower conductive layers, an end surface facing the contact is covered with the first metal-containing layer.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
A memory device according to an embodiment includes a bonding surface. The memory device includes a substrate, first and second circuit layers, and a wiring layer. The substrate has first and second areas. The first circuit layer includes a CMOS circuit. The second circuit layer is provided above the bonding surface. The wiring layer is provided above the second circuit layer. The wiring layer includes a pad electrically connected to the CMOS circuit via the second circuit layer. The second circuit layer includes a layer stack. The layer stack includes, in the first area, first insulating layers and first conductive layers alternately stacked and includes, in the second area, the first insulating layers and the first conductive layers or first members alternately stacked. The pad has a portion overlapping with the layer stack and does not have a portion overlapping with a source line.
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
According to one embodiment, extraction circuitry of a decoding device calculates a first code length of a first symbol and a second code length of a second symbol. The extraction circuitry determines first context information corresponding to a third symbol, and second context information corresponding to a fourth symbol, and stores the first context information and first boundary location information, and the second context information and second boundary location information. The extraction circuitry acquires third context information and third boundary location information corresponding to a fifth symbol following the third symbol, and fourth context information and fourth boundary location information corresponding to a sixth symbol following the fourth symbol.
According to one embodiment, there is provided a memory card including a first surface, a second surface, and 1st to Nth terminal groups. The first surface includes first to Nth rows, where N is an integer of two or greater. The second surface faces the opposite side from the first surface. The 1st to Nth terminal groups are placed in the first to Nth rows. The 1st terminal group includes terminals to which differential clock signals are assigned, terminals to which single-ended signals are assigned, and a terminal to which a first power supply voltage is assigned. Kth terminal group, where K is an integer no smaller than two and no greater than N, includes terminals to which differential data signals are assigned.
G06K 19/077 - Détails de structure, p. ex. montage de circuits dans le support
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
G11C 11/4074 - Circuits d'alimentation ou de génération de tension, p. ex. générateurs de tension de polarisation, générateurs de tension de substrat, alimentation de secours, circuits de commande d'alimentation
A semiconductor storage device according to one embodiment includes a multi-layered body and a columnar body. The multi-layered body includes a plurality of gate electrode layers and a plurality of insulating layers. When a direction intersecting a first direction is a second direction and a virtual centerline extending in the first direction through a center of the columnar body in the second direction is defined. The columnar body includes a memory film, a semiconductor film, and an insulating portion. The insulating portion includes a first insulating portion adjacent to a plurality of first selection gate lines, and a second insulating portion adjacent to at least a part of word lines. When a region between the centerline and the semiconductor film is viewed, a thickness of the second insulating portion in the second direction is smaller than a thickness of the first insulating portion in the second direction.
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
60.
SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR
According to one embodiment, a semiconductor device includes: a substrate including a first upper surface; and an element isolation area provided in the substrate and including a second upper surface that is higher than the first upper surface. The device further includes at least one transistor including a gate insulating film provided above the first upper surface of the substrate and a gate electrode provided above the gate insulating film. The device further includes a resistor including a conductive layer provided above the second upper surface of the element isolation area. The device further includes a capacitor including a first dielectric layer provided above the first upper surface of the substrate, a first electrode layer provided above the first dielectric layer, a second dielectric layer provided above the first electrode layer, and a second electrode layer provided above the second dielectric layer.
H10D 84/80 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET
A semiconductor memory device includes a memory cell array including a first block and a second block, and a control circuit. The control circuit executes a first write operation of writing first data by applying a first voltage to a channel area of a first memory cell transistor of the first block through a bit line and then while the channel area of the first memory cell transistor is in a floating state, applying a program voltage to a first word line. The control circuit starts a second write operation of writing second data into a second memory cell transistor of the second block that is connected to the bit line while the program voltage is applied to the first word line.
According to one embodiment, a memory system includes a nonvolatile memory and a controller. The controller includes a circuit element. At a first timing, the controller acquires first identification information from a characteristic of the circuit element. The controller generates, using the first identification information, an encryption key for data to be written to the nonvolatile memory. The controller acquires aging information of the first identification information. The controller generates, using the aging information, auxiliary data for correcting an error included in second identification information, which is acquired from the characteristic of the circuit element at a second timing, to restore the first identification information.
G06F 21/79 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur pour assurer la sécurité du stockage de données dans les supports de stockage à semi-conducteurs, p. ex. les mémoires adressables directement
H04L 9/32 - Dispositions pour les communications secrètes ou protégéesProtocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système
In one embodiment, a method of manufacturing a semiconductor device includes forming a stacked film alternately including first layers and second layers in a first direction, forming a hole extending in the first direction in the stacked film, and forming a first insulator on a side face of the stacked film in the hole. The method further includes removing the first insulator in the hole to expose a first part of the side face of the stacked film at a predetermined height in the first direction of the hole and to expose a side face of the first insulator remaining on a second part of the side face of the stacked film at the predetermined height. The method further includes forming a second insulator on the first part of the side face of the stacked film and the side face of the remaining first insulator in the hole.
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
According to one embodiment, a plasma processing apparatus generates plasma between a lower electrode and an upper electrode. The plasma processing apparatus includes a processing table, a central top plate, an outer peripheral top plate, and a driver. The processing table is electrically connected to the lower electrode and includes a mounting surface on which a substrate to be treated is mounted. The central top plate is electrically connected to the upper electrode and includes a central surface facing the mounting surface. The outer peripheral top plate is electrically connected to the upper electrode and includes an outer peripheral surface facing the mounting surface and surrounds the outer periphery of the central surface. The driver relatively displaces the central top plate and the outer peripheral top plate.
A semiconductor manufacturing device includes: a turntable configured to be rotatable and having a first surface; a polishing pad provided on the first surface; a first support portion configured to rotatably hold the turntable; a top ring having a second surface and including a suction mechanism that holds an object to be processed on the second surface; a second support portion configured to rotatably hold the top ring; a first member to come into contact with the turntable or top ring; a second member to come into contact with the polishing pad or suction mechanism and with the turntable or top ring via the first member; and a first AE sensor to come into contact with the second member.
B24B 37/10 - Machines ou dispositifs de rodageAccessoires conçus pour travailler les surfaces planes caractérisés par le déplacement de la pièce ou de l'outil de rodage pour un rodage simple face
B24B 37/005 - Moyens de commande pour machines ou dispositifs de rodage
H01L 21/67 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants
A memory controller generates Mi codewords each including a parity with a size Ni, divides each of the parities of the Mi codewords into K partial parities, determines K×A codewords from Mi codewords for Mi write information and the K or less partial parities of the K×A codewords, selects partial parities from the K×A codewords, generates Mi write information including the selected partial parities, and allocates continuous addresses of the nonvolatile memory to the K or less partial parities included in each of the Mi write information. A number of write information with sizes of the included partial parities matched becomes larger.
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
67.
SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR MEMORY DEVICE
A semiconductor memory device includes a stacked body including conductive layers and insulating layers alternately stacked on top of one another in a first direction; and a dividing portion penetrating the stacked body and extending in the first direction and in a second direction intersecting the first direction. The dividing portion includes: a first film extending in the first direction and the second direction and including a first insulating material; and a second film positioned between the plurality of conductive layers and the first film in a third direction, extending in the first direction and the second direction, having a thinner thickness in the third direction than the first film, and including a second insulating material different from the first insulating material.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
68.
VOLTAGE GENERATION CIRCUIT AND SEMICONDUCTOR DEVICE
A voltage generation circuit of an embodiment includes first, second, and third voltage divider circuits; a first current path; a second current path; a bias circuit; and a switching circuit. The first, the second, and the third voltage divider circuits are connected in series between a first power voltage and a second power supply voltage. The first current path is disposed in parallel with the first voltage divider circuit between a first node and a second node. The second node is between the first voltage divider circuit and the second voltage divider circuit. The second current path is disposed in parallel with the third voltage divider circuit between a third node and the second power supply voltage. The switching circuit is configured to control conduction of a third current path between the second node and the third node.
G05F 3/24 - Régulation de la tension ou du courant là où la tension ou le courant sont continus utilisant des dispositifs non commandés à caractéristiques non linéaires consistant en des dispositifs à semi-conducteurs en utilisant des combinaisons diode-transistor dans lesquelles les transistors sont uniquement du type à effet de champ
G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
69.
SEMICONDUCTOR FLASH MEMORY DEVICE WITH VOLTAGE CONTROL ON COMPLETION OF A PROGRAM OPERATION AND SUBSEQUENT TO COMPLETION OF THE PROGRAM OPERATION
A method of controlling a semiconductor memory device includes: applying a first voltage to a select word line; applying a second voltage to a first non-select word line and a second non-select word line; completing the program operation; applying a third voltage to the select word line; and applying a fourth voltage to a first non-select word line and the second non-select word line. Voltages applied to the select word line, the first non-select word line, and the second non-select word line are higher than or equal to the ground voltage in a period from when a control circuit receives a signal of starting a read operation to when the read operation starts. After the third voltage applied to the select word line, the fourth voltage applied to the first non-select word line and the second non-select word line, the read operation starts.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p. ex. de tension, de courant, de phase, de fréquence
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/24 - Circuits de commande de lignes de bits
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
According to one embodiment, a memory system includes a controller. The controller manages a plurality of flags corresponding to a plurality of physical addresses. In response to receiving a read command from a host, the controller acquires from a first management table a physical address mapped to a logical address specified by the read command, and reads data from a nonvolatile memory based on the acquired physical address. The controller determines whether or not to transmit the read data to the host based on whether a current status of the flag corresponding to the acquired physical address is set to a first value indicating valid data or to a second value indicating invalid data.
A memory includes first and second select gate transistors, memory cells, a source line, a bit line, a selected word line which is connected to a selected memory cell as a target of a verify reading, a non-selected word line which is connected to a non-selected memory cell except the selected memory cell, a potential generating circuit for generating a selected read potential which is supplied to the selected word line, and generating a non-selected read potential larger than the selected read potential, which is supplied to the non-selected word line, and a control circuit which classifies a threshold voltage of the selected memory cell to one of three groups by verifying which area among three area which are isolated by two values does a cell current of the selected memory cell belong, when the selected read potential is a first value.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p. ex. de tension, de courant, de phase, de fréquence
G11C 16/06 - Circuits auxiliaires, p. ex. pour l'écriture dans la mémoire
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
72.
ARITHMETIC CIRCUITRY, MEMORY SYSTEM, AND METHOD OF CONTROLLING NON-VOLATILE MEMORY
Arithmetic circuitry according one embodiment performs a first arithmetic operation by AND operations and XOR operations. The first arithmetic operation corresponds to p multiplications (p is an integer of 2 or more) to be performed in series. The p multiplications are respectively represented by p order-3 tensors each receiving two elements of a Galois field as inputs and outputting one element as a result of multiplication of the two elements. The AND operations calculate AND values of a plurality of elements used in the p multiplications. The XOR operations are based on a contracted tensor obtained by contraction of an order-3p tensor obtained by a direct product of the p order-3 tensors and the AND values.
G06F 7/525 - Multiplication uniquement en mode série-série, c.-à-d. les deux opérandes étant introduits en série
H03K 19/21 - Circuits OU EXCLUSIF, c.-à-d. donnant un signal de sortie si un signal n'existe qu'à une seule entréeCircuits à COÏNCIDENCES, c.-à-d. ne donnant un signal de sortie que si tous les signaux d'entrée sont identiques
H03M 13/15 - Codes cycliques, c.-à-d. décalages cycliques de mots de code produisant d'autres mots de code, p. ex. codes définis par un générateur polynomial, codes de Bose-Chaudhuri-Hocquenghen [BCH]
According to one embodiment, a memory system includes a nonvolatile memory and a controller. The controller includes a security block which provides a security function related to the nonvolatile memory. The security block includes a first CPU and a second CPU. The first CPU performs communication with an external module which requests the security function, accepts an interruption generated in the security block, and performs task management in the security block such that a security process corresponding to the request is performed without suspension considering the security process as one task. The second CPU performs the security process under control of the first CPU.
G06F 21/54 - Contrôle des utilisateurs, des programmes ou des dispositifs de préservation de l’intégrité des plates-formes, p. ex. des processeurs, des micrologiciels ou des systèmes d’exploitation au stade de l’exécution du programme, p. ex. intégrité de la pile, débordement de tampon ou prévention d'effacement involontaire de données par ajout de routines ou d’objets de sécurité aux programmes
G06F 21/55 - Détection d’intrusion locale ou mise en œuvre de contre-mesures
G06F 21/79 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur pour assurer la sécurité du stockage de données dans les supports de stockage à semi-conducteurs, p. ex. les mémoires adressables directement
According to an embodiment, a semiconductor memory device includes a first conductive layer and second conductive layers arranged at intervals in a first direction above the first conductive layer. A semiconductor layer extends in the first direction in the second conductive layers to be in contact with the first conductive layer. A charge storage layer is between the semiconductor layer and the second conductive layers. A metal layer extends in the first direction and a second direction above the first conductive layer, and separates the second conductive layers. The device further includes an insulating layer. The insulating layer includes a portion between the metal layer and the first conductive layer and a portion between the metal layer and the second conductive layers.
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
G11C 5/02 - Disposition d'éléments d'emmagasinage, p. ex. sous la forme d'une matrice
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
A semiconductor memory device includes first and second memory cell arrays. The first array includes a first semiconductor portion, extending in a first direction, on which a first memory cell and a first select transistor are formed, a first word line connected to the first cell, a first select gate line connected to the first transistor, and a first bit line connected to the first semiconductor portion. The second array includes a second semiconductor portion, extending along the first direction, on which a second memory cell and a second select transistor are formed, a second word line connected to the second cell, a second select gate line connected to the second transistor, and a second bit line connected to the second semiconductor portion. The first and second word lines are electrically connected, but the first and second select gate lines are not electrically connected.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
76.
SYSTEMS AND METHODS OF DISTRIBUTED PARITY CALCULATION OFFLOADING
Disclosed herein are related to a system and a method for offloading distributed parity calculations from a server including a plurality of solid-state drives (SSDs) in communication with a host via a host interface. Each SSD includes a processor. The processor of each SSD may be configured to access a host address space via the host interface, determine parity information for data stored across a plurality of buffers in the host address space, and output the parity information to the host interface.
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
A CRC code is generated from an original data, a BCH code is generated with respect to the original data and the CRC code, and the original data, the CRC code, and the BCH code are recorded in pages selected from different planes of a plurality of memory chips. An RS code is generated from the original data across pages, a CRC code is generated with respect to the RS code, a BCH code is generated with respect to the RS code and the CRC code, and the RS code, the CRC code, the BCH code are recorded in a memory chip different from a memory chip including the original data. When reading data, error correction is performed on the original data by using the BCH code, and then CRC is calculated. If the number of errors is the number of errors that is correctable by erasure correction using the RS code, the original data is corrected by the erasure correction. If the number of errors exceeds an erasure correction capability of the RS code, normal error correction using the RS code is performed, and further error correction using the BCH code is performed.
H03M 13/00 - Codage, décodage ou conversion de code pour détecter ou corriger des erreursHypothèses de base sur la théorie du codageLimites de codageMéthodes d'évaluation de la probabilité d'erreurModèles de canauxSimulation ou test des codes
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 29/52 - Protection du contenu des mémoiresDétection d'erreurs dans le contenu des mémoires
H03M 13/15 - Codes cycliques, c.-à-d. décalages cycliques de mots de code produisant d'autres mots de code, p. ex. codes définis par un générateur polynomial, codes de Bose-Chaudhuri-Hocquenghen [BCH]
H03M 13/29 - Codage, décodage ou conversion de code pour détecter ou corriger des erreursHypothèses de base sur la théorie du codageLimites de codageMéthodes d'évaluation de la probabilité d'erreurModèles de canauxSimulation ou test des codes combinant plusieurs codes ou structures de codes, p. ex. codes de produits, codes de produits généralisés, codes concaténés, codes interne et externe
G11C 29/04 - Détection ou localisation d'éléments d'emmagasinage défectueux
78.
Systems and methods for managing memory buffers for garbage collection in non-volatile storage devices
A system may include a controller, a non-volatile memory (NVM) array including an NVM and a program buffer, and a buffer for garbage collection. The controller may read valid data from a superblock and store the valid data to the buffer; in response to storing the valid data to the buffer, determine that a size of data stored in the buffer is greater than or equal to a first threshold and less than an amount of data for being written in a program mode, and write the data stored in the buffer, to the program buffer; determine that the size of data is greater than or equal to the amount of data, and program the data stored in the program buffer to the NVM; and in response to completion of writing the data stored in the buffer to the first program buffer, empty the buffer.
According to one embodiment, a semiconductor manufacturing apparatus includes a chamber that is used for deposition of an oxide film, a susceptor that is provided in the chamber and on which a substrate is placed, at least a supply pipe that supplies a gas to the chamber, an exhaust pipe that exhausts the gas from the chamber, and a controller that is configured to control supply of each of a first source gas, an oxidizing gas, a reducing gas activated by plasma, and a first halide gas activated by plasma to the chamber, and gas exhaust from the chamber.
C23C 16/44 - Revêtement chimique par décomposition de composés gazeux, ne laissant pas de produits de réaction du matériau de la surface dans le revêtement, c.-à-d. procédés de dépôt chimique en phase vapeur [CVD] caractérisé par le procédé de revêtement
C23C 16/52 - Commande ou régulation du processus de dépôt
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
A semiconductor device includes: a wiring board having a surface; a chip stack disposed above the surface and including a first semiconductor chip; a second semiconductor chip disposed between the surface and the chip stack; a spacer disposed between the surface and the first semiconductor chip, the spacer surrounding the second semiconductor chip along the surface, and the spacer containing a material higher in thermal conductivity than silicon; and a sealing insulation layer covering the chip stack.
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
According to one embodiment, a semiconductor memory device includes a first chip; and a second chip electrically connected to the first chip via a first connection pad, the second chip including a memory cell array, a first contact electrically connected to the first connection pad, and a first interconnect including a first coupling portion electrically connected to an upper end of the first contact, and a first extension continuously extending from the first coupling portion above an upper surface of the source line, wherein the first coupling portion has a shape in which a trench above the first contact is filled up to a level of a lower surface of the first extension, and the first coupling portion includes a lower surface at a level below the upper surface of the source line.
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
According to one embodiment, a semiconductor memory device includes: a first chip including a substrate defining a first region and a second region; and a second chip contacting the first chip in a first direction, the second chip being electrically connected to the first chip via a plurality of connection pads at a boundary region. The second chip includes a memory cell array, the memory cell array including a source line, word lines below the source line, and a memory pillar. The second chip further includes contacts extending in the first direction and each electrically connected to one of the connection pads, a conductor pattern contacting upper ends of the contacts, and a first interconnect extending above the conductor pattern and electrically connected to the conductor pattern.
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
A semiconductor device according to an embodiment includes a substrate, a transistor, an insulating layer, and a first sealing portion. The substrate includes a first region, and a second region provided to surround an outer periphery of the first region. The transistor is provided on the substrate in the first region. The insulating layer is provided above the transistor and over the first region and the second region. The first sealing portion is provided to divide the insulating layer and surround the outer periphery of the first region in the second region. The first sealing portion includes a first void.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/58 - Dispositions électriques structurelles non prévues ailleurs pour dispositifs semi-conducteurs
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
A semiconductor memory device includes first, second, and third chips. The first chip includes a first memory cell. The second chip includes a second memory cell. The third chip includes a row decoder and a sense amplifier. The first and second memory cells are commonly connected to the row decoder via a first word line. The first and second memory cells are connected to the sense amplifier via first and second bit lines, respectively. The sense amplifier includes a first node selectively connectable to the first and second bit lines. The sense amplifier is configured to sense a voltage at the first node to read data in the first memory cell when the first node is connected to the first bit line and sense the voltage at the first node to read data in the second memory cell when the first node is connected to the second bit line.
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
G11C 7/06 - Amplificateurs de lectureCircuits associés
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
A semiconductor memory device includes a substrate, a plurality of first conductive layers and a plurality of first insulating layers alternately arranged in a first direction intersecting the substrate, a first semiconductor layer extending in the first direction and facing the first semiconductor layers and the first insulating layers, a first charge storage layer disposed between the first conductive layers and the first semiconductor layer, and a second semiconductor layer connected to one end of the first semiconductor layer in the first direction. The first insulating layers at least partially contains a first element. The first element is at least one of phosphorus (P), arsenic (As), carbon (C), and argon (Ar).
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/00 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes
H10B 41/20 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 43/00 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
86.
SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
A method of manufacturing a semiconductor device includes forming a first metal pad in each of a plurality of first regions on a first substrate so that warpage is generated on the first substrate. The method further includes forming a second metal pad in each of a plurality of second regions on a second substrate via a predetermined pattern. The method further includes bonding, after forming the first metal pad and the second metal pad, the first substrate with the second substrate. Moreover, the method further includes: making a correction, at a time of forming the predetermined pattern in each of the plurality of second regions on the second substrate, to change a position of the predetermined pattern in each of the plurality of second regions in a direction of being closer to a center of the second substrate for a first direction and to change the position of the predetermined pattern in a direction of being farther from the center of the second substrate for a second direction.
H01L 23/528 - Configuration de la structure d'interconnexion
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H10B 41/20 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
According to one embodiment, in response to receiving, from a host, one or more second type commands, a controller of the storage device maintains the received one or more second type commands in a memory region in the storage device without completing processing of the received one or more second type commands. In response to receiving the first type command from the host, the controller completes processing of a second type command, and transmits a command completion response for the first type command to the host as a first preceding response for the first type command. In response to completion of processing of the first type command, the controller transmits a command completion response for the first type command to the host.
A semiconductor device includes first, second and third stacked chips with a first, second and third substrate, respectively, at least three first, second and third logical circuits, respectively, and at least two first, second and third vias, respectively, and a fourth chip stacked on the third chip having a fourth substrate, and at least three fourth logical circuits. First and second ones of the first to third logical circuits of the first to fourth chips are each configured to perform a first and second logical operation, respectively, on a first and second address input signal, respectively, received at the respective chip to thereby output a first and second address output signal, respectively. Third ones are each configured to activate the respective chip based on at least the second address output signal transmitted within the respective chip.
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
G11C 8/12 - Circuits de sélection de groupe, p. ex. pour la sélection d'un bloc de mémoire, la sélection d'une puce, la sélection d'un réseau de cellules
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
G11C 29/00 - Vérification du fonctionnement correct des mémoiresTest de mémoires lors d'opération en mode de veille ou hors-ligne
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p. ex. fils de connexion ou bornes
H01L 23/50 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p. ex. fils de connexion ou bornes pour des dispositifs à circuit intégré
H03K 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe
89.
METHOD FOR MANUFACTURING METAL FLUORIDE-CONTAINING ORGANIC POLYMER FILM, PATTERNING METHOD, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
A method for manufacturing a metal fluoride-containing organic polymer film includes forming an organic polymer film on a base body. The method includes exposing the organic polymer film to an organometallic compound containing a first metal, thereby infiltrating the organic polymer film with the organometallic compound. The method includes exposing the organic polymer film infiltrated with the organometallic compound to hydrogen fluoride, thereby providing a fluoride of the first metal in the organic polymer film.
A semiconductor device includes a first stacked body and a second stacked body bonded to the first stacked body. The first stacked body includes a first pad provided on a first bonding surface to which the first stacked body and the second stacked body are bonded. The second stacked body includes a second pad bonded to the first pad on the first bonding surface. When a direction from the first stacked body to the second stacked body is defined as a first direction, a direction intersecting with the first direction is defined as a second direction, a direction intersecting with the first direction and the second direction is defined as a third direction, dimensions of the first pad and the second pad in the third direction are defined as PX1 and PX2, respectively, and dimensions of the first pad and the second pad in the second direction are defined as PY1 and PY2, respectively, the dimensions of the first pad and the second pad satisfy at least one of Equations (1) and (2) below.
A semiconductor device includes a first stacked body and a second stacked body bonded to the first stacked body. The first stacked body includes a first pad provided on a first bonding surface to which the first stacked body and the second stacked body are bonded. The second stacked body includes a second pad bonded to the first pad on the first bonding surface. When a direction from the first stacked body to the second stacked body is defined as a first direction, a direction intersecting with the first direction is defined as a second direction, a direction intersecting with the first direction and the second direction is defined as a third direction, dimensions of the first pad and the second pad in the third direction are defined as PX1 and PX2, respectively, and dimensions of the first pad and the second pad in the second direction are defined as PY1 and PY2, respectively, the dimensions of the first pad and the second pad satisfy at least one of Equations (1) and (2) below.
PX
1
>
PY
1
(
1
)
PY
2
>
PX
2
(
2
)
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
A power supply device includes a switching circuit and first and second control circuits. The switching circuit is between a regulator circuit and a terminal and is configured to transition between a first state in which a second power supply voltage is supplied to the terminal and a second state in which supply of the second power supply voltage to the terminal is cut off. The first control circuit is configured to output a reset signal that is set to a first voltage or a second voltage. The second control circuit is configured to be driven by the second power supply voltage and to perform control so that the switching circuit transitions to the first or second state when the reset signal is at the first voltage. The switching circuit is configured to switch to the second state when the reset signal is set to the second voltage.
H02M 1/36 - Moyens pour mettre en marche ou arrêter les convertisseurs
H02M 1/00 - Détails d'appareils pour transformation
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
92.
NONVOLATILE MEMORY, MEMORY SYSTEM, AND CONTROL METHOD OF NONVOLATILE MEMORY
According to one embodiment, a nonvolatile memory includes a memory chip and a command processing unit. The command processing unit stores data read from a first position of the memory chip in a memory when a first command for compaction is received from a controller, transmits validity determination information used for determining whether or not the data read from the first position is valid to the controller, and writes valid data of the data stored in the memory to a second position of the memory chip when a second command for the compaction and validity identification information that identifies the valid data are received from the controller.
A memory includes a stacked body including electrode layers and first insulating layers stacked in a first direction. Each of a plurality of first columnar bodies includes a semiconductor layer located to penetrate through the stacked body in the first direction. A source is connected to an end part of the semiconductor layer on a side of one end of the semiconductor layer. A pillar portion is located to extend in the first direction in the stacked body, or in a structure located alongside the stacked body in a second direction, and includes a carbon material. A cap portion is located at an end part of the pillar portion on a side of another end out of one end and another end of the pillar portion respectively corresponding to the one end and another end of the semiconductor layer, and includes a first material having an etching-selectivity to the carbon material and the first insulating films.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
A memory system includes a non-volatile memory including one memory die; and a controller coupled to the non-volatile memory and a host including a plurality of submission queues. The controller includes a first command queue corresponding to the memory die and a second command queue corresponding to the memory die. The controller is configured to: retrieve a first command from a first one of the submission queues; determine whether a second command retrieved from the first submission queue before the first command is retrieved is stored in the second command queue; when the second command is stored in the second command queue, store the first command retrieved from the first submission queue in the first command queue; and when the second command is not stored in the second command queue, store the first command retrieved from the first submission queue in the second command queue.
According to one embodiment, a memory system includes a memory chip including a plurality of memory cells each of which is capable of storing data corresponding to one of a plurality of states and a memory controller. The memory controller is configured to control a write operation and a read operation performed on the memory cells and calculate a shift amount of a read voltage in the read operation based on at least one of a plurality of first count values of write data corresponding to the plurality of states in the write operation and a second count value corresponding to the read voltage.
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p. ex. de tension, de courant, de phase, de fréquence
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
A semiconductor package of an embodiment includes: a wiring substrate having a first surface and a second surface on a side opposite to the first surface; at least one semiconductor chip provided in plurality at different heights from the first surface in a vertical direction; a sealing resin covering the first surface of the wiring substrate and surfaces of the at least one semiconductor chip; a layer formed over a top layer of the at least one semiconductor chip; and an external terminal provided on the second surface of the wiring substrate. The wiring substrate is electrically connectable with a printed wiring board through the external terminal.
H01L 23/552 - Protection contre les radiations, p. ex. la lumière
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H05K 1/03 - Emploi de matériaux pour réaliser le substrat
H05K 1/18 - Circuits imprimés associés structurellement à des composants électriques non imprimés
A semiconductor memory device according to an embodiment includes: a first oxide semiconductor layer between a first conductive layer and a second conductive layer; a first gate electrode; a first electrode; a second electrode; a first capacitor insulating film between the first electrode and the second electrode including a first region and a second region between the first region and the second electrode, concentration of the Ti is higher in the second region than the first region; a third conductive layer; a second oxide semiconductor layer between the third conductive layer and a fourth conductive layer; a second gate electrode; a third electrode; a fourth electrode; and a second capacitor insulating film between the third electrode and the fourth electrode, and including a third region and a fourth region between the third region and the fourth electrode, concentration of Ti is higher in the fourth region than the third region.
According to one embodiment, a magnetic memory device includes: a first conductor layer extending in a first direction; a second conductor layer extending in the first direction and arranged with the first conductor layer in a second direction intersecting the first direction; a first magnetoresistance effect element electrically connected to the first conductor layer; a second magnetoresistance effect element electrically connected to the second conductor layer; and a third conductor layer extending in the second direction and in contact with the first magnetoresistance effect element. In a write operation of writing data to the first magnetoresistance effect element, a first current is applied to the first conductor layer, a second current is applied to the second conductor layer, and a third current is applied to the third conductor layer independently of the first current and the second current.
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
G11C 5/08 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage pour interconnecter des éléments magnétiques, p. ex. des noyaux toroïdaux
H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
According to one embodiment of the present disclosure, a semiconductor system may be disclosed. The semiconductor system according to the one embodiment may include, for example, a plurality of electronic devices and a host apparatus. The host apparatus may simultaneously initialize the plurality of electronic devices in units of group.
G06F 15/177 - Commande d'initialisation ou de configuration
G06F 1/26 - Alimentation en énergie électrique, p. ex. régulation à cet effet
G06F 1/3287 - Économie d’énergie caractérisée par l'action entreprise par la mise hors tension d’une unité fonctionnelle individuelle dans un ordinateur
G06F 9/00 - Dispositions pour la commande par programme, p. ex. unités de commande
G06F 13/00 - Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
G06F 15/16 - Associations de plusieurs calculateurs numériques comportant chacun au moins une unité arithmétique, une unité programme et un registre, p. ex. pour le traitement simultané de plusieurs programmes
According to one embodiment, a non-volatile memory includes a plurality of groups and a memory controller configured to execute a first operation. Each of the plurality of groups includes a plurality of cell units. Each of the plurality of cell units includes a plurality of memory cells. The first operation includes: based on a first correction amount associated with a target group, reading data from the target group; and updating the first correction amount to a second correction amount based on the data. The memory controller is configured to: select a first group as the target group; and when a condition is satisfied, select a second group as the target group after performing the first operation related to the first group.
