An integrated circuit (IC) chip includes transmit circuitry including multiple transmitters to launch parallel data in response to a transmit clock signal. The transmit clock signal is based on a reference clock signal. Receiver circuitry includes multiple receivers to receive the parallel data in response to a receive clock signal. The receive clock signal is based on the reference clock signal. Bus circuitry includes multiple data paths arranged in parallel between the transmit circuitry and the receiver circuitry. Each data path is coupled between a given one of the multiple transmitters and a given one of the multiple receivers. A first data path of the multiple data paths includes a delay circuit to dynamically delay first data of the parallel data propagating along the first data path by a first delay that is based on a channel delay exhibited by a second data path of the multiple data paths.
H03K 5/00 - Transformation d'impulsions non couvertes par l'un des autres groupes principaux de la présente sous-classe
H03K 5/14 - Dispositions ayant une sortie unique et transformant les signaux d'entrée en impulsions délivrées à des intervalles de temps désirés par l'utilisation de lignes à retard
H03K 5/24 - Circuits présentant plusieurs entrées et une sortie pour comparer des impulsions ou des trains d'impulsions entre eux en ce qui concerne certaines caractéristiques du signal d'entrée, p. ex. la pente, l'intégrale la caractéristique étant l'amplitude
A clock generator system includes a first clock generator circuit to generate a first clock output signal having a first clock output frequency that is within a first bounded range of frequencies. The first clock generator circuit, during a transition mode, exhibits a first ramping of the first clock output signal from the first clock output frequency towards a target frequency. The system includes a second clock generator circuit to generate a second clock output signal having a second clock output frequency that is within a second bounded range of frequencies. The second clock generator circuit, during the transition mode, exhibits a second ramping of the second clock output signal from a second frequency towards the target frequency. A controller coupled to the first clock generator circuit and the second clock generator circuit selectively passes one of the first clock output signal or the second clock output signal as a system clock output signal. The controller, upon a desired change from a first system clock output frequency to the target frequency, switches from the first clock output signal to the second clock output signal at a dynamically-determined frequency crossover threshold.
H03L 7/093 - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence, y compris le filtrage ou l'amplification de son signal de sortie utilisant des caractéristiques de filtrage ou d'amplification particulières dans la boucle
H03L 7/18 - Synthèse de fréquence indirecte, c.-à-d. production d'une fréquence désirée parmi un certain nombre de fréquences prédéterminées en utilisant une boucle verrouillée en fréquence ou en phase en utilisant un diviseur de fréquence ou un compteur dans la boucle
09 - Appareils et instruments scientifiques et électriques
Produits et services
computer chips; Computer components, namely, electronic components for comptuers; computer components, namely, computer chips for computer hardware and circuit boards; computer hardware, namely, computer chips, integrated circuit modules, computer and communication Systems on a Chip (SoC); semiconductors and semiconductor related products, namely, computer chips, central processing unit (CPU cores), and semiconductor chips; integrated circuits
09 - Appareils et instruments scientifiques et électriques
Produits et services
semiconductors and semiconductor related products, namely, computer chips, central processing unit (CPU) cores, and semiconductor chips; Computer components, namely, electronic components for computers; computer components, namely, computer chips for computer hardware and circuit boards; integrated circuits; computer chips; computer hardware, namely, computer chips, integrated circuit modules, computer and communication Systems on a Chip (SoC)
A timing margin sensor includes a delay circuit to generate a calibrated delay that corresponds to a known delay value of a logic circuit. Circuitry locks a first delay produced by the delay circuit to a clock period of a clock signal that is associated with the known delay value. A programmable selector adjusts the first delay to generate the calibrated delay, the calibrated delay including a timing margin component. Circuitry detects a change in supply voltage provided to the logic circuit based on a detected change in the calibrated delay. Clock adjustment circuitry selectively changes the clock period based on the detected change in the calibrated delay.
H03K 5/14 - Dispositions ayant une sortie unique et transformant les signaux d'entrée en impulsions délivrées à des intervalles de temps désirés par l'utilisation de lignes à retard
A frequency multiplier circuit includes a first multiplier circuit to generate a first digital value representing a received reference signal having a reference frequency and reference phase, the multiplier circuit to multiply the first digital value by a multiplier value. Comparison circuitry compares the first digital value to an output digital value representing an output signal having an output frequency and an output phase, the comparison circuitry to generate an error signal based on the comparison. A programmable loop filter generates a control signal based at least in part on the error signal. A frequency generation circuit produces the output signal having the output frequency and phase. A phase-to-digital converter generates and feeds the output digital value to the phase comparison circuitry. A programmable transition controller controls a transitioning frequency relationship between a first signal frequency of a first locked output signal and a desired second signal frequency.
H03L 7/185 - Synthèse de fréquence indirecte, c.-à-d. production d'une fréquence désirée parmi un certain nombre de fréquences prédéterminées en utilisant une boucle verrouillée en fréquence ou en phase en utilisant un diviseur de fréquence ou un compteur dans la boucle une différence de temps étant utilisée pour verrouiller la boucle, le compteur entre des nombres fixes ou le diviseur de fréquence divisant par un nombre fixe utilisant un mélangeur dans la boucle
7.
Frequency multiplier system with multi-transition controller
A frequency multiplier system includes a first frequency multiplier circuit to generate a first signal having a first frequency. The first frequency multiplier circuit includes a first post-divider circuit to divide the first frequency of the first signal to a first output frequency within a bounded first range of frequencies, and a first programmable frequency transition controller to control a transitioning frequency relationship between the first signal having the first frequency and a target signal having a desired target frequency. The system includes a second frequency multiplier circuit to generate a second signal having a second frequency. The second frequency multiplier circuit includes a second post-divider circuit configured to divide the second frequency of the second signal to a second output frequency within a bounded second range of frequencies, and a second programmable frequency transition controller to control a transitioning frequency relationship between the second signal having the second frequency and the target signal having the desired target frequency. A multi-transition controller is coupled to both the first frequency multiplier circuit and the second frequency multiplier circuit to, upon a desired change from the first output frequency to the target output frequency, select one of the first output frequency or the second output frequency as a system output frequency.
H03K 5/15 - Dispositions dans lesquelles des impulsions sont délivrées à plusieurs sorties à des instants différents, c.-à-d. distributeurs d'impulsions
H03K 21/12 - Circuits de sortie avec lecture parallèle
09 - Appareils et instruments scientifiques et électriques
40 - Traitement de matériaux; recyclage, purification de l'air et traitement de l'eau
42 - Services scientifiques, technologiques et industriels, recherche et conception
Produits et services
Design libraries, namely, downloadable electronic data files
for use in integrated circuit and semiconductor design. Custom manufacturing of integrated circuits, semiconductor
circuits, semiconductor devices, and semiconductor
components. Design of integrated circuits, semiconductor circuits,
semiconductor devices, and semiconductor components; custom
engineering and design services for product integration.
09 - Appareils et instruments scientifiques et électriques
40 - Traitement de matériaux; recyclage, purification de l'air et traitement de l'eau
42 - Services scientifiques, technologiques et industriels, recherche et conception
Produits et services
(1) Design libraries, namely, downloadable electronic data files for use in integrated circuit and semiconductor design. (1) Custom manufacturing of integrated circuits, semiconductor circuits, semiconductor devices, and semiconductor components.
(2) Design of integrated circuits, semiconductor circuits, semiconductor devices, and semiconductor components; custom engineering and design services for product integration of semiconductor building blocks supporting construction of an integrated circuit
09 - Appareils et instruments scientifiques et électriques
40 - Traitement de matériaux; recyclage, purification de l'air et traitement de l'eau
42 - Services scientifiques, technologiques et industriels, recherche et conception
Produits et services
Design libraries, namely, downloadable electronic data files
for use in integrated circuit and semiconductor design. Custom manufacturing and assembling services relating to
semi-conductor circuits, semi-conductor devices, and
semi-conductor parts and integrated circuits. Design of integrated circuits, semiconductor circuits,
semiconductor devices, and semiconductor components; custom
engineering and design services for product integration.
09 - Appareils et instruments scientifiques et électriques
40 - Traitement de matériaux; recyclage, purification de l'air et traitement de l'eau
42 - Services scientifiques, technologiques et industriels, recherche et conception
Produits et services
(1) Design libraries, namely, downloadable electronic data files for use in integrated circuit and semiconductor design. (1) Custom manufacturing and assembling services relating to semi-conductor circuits, semi-conductor devices, and semi-conductor parts and integrated circuits.
(2) Design of integrated circuits, semiconductor circuits, semiconductor devices, and semiconductor components; custom engineering and design services for product integration of semiconductor building blocks supporting construction of an integrated circuit.
40 - Traitement de matériaux; recyclage, purification de l'air et traitement de l'eau
42 - Services scientifiques, technologiques et industriels, recherche et conception
Produits et services
Custom manufacture of integrated circuits, semiconductor circuits, semiconductor devices, and semiconductor components Design of integrated circuits, semiconductor circuits, semiconductor devices, and semiconductor components; custom engineering and design services for product integration of semiconductor building blocks supporting construction of an integrated circuit
A semiconductor package includes source clock circuitry to generate a source clock signal. Reference clock circuitry generates a reference clock signal. A first timing circuit includes a first source clock input to receive the source clock signal. First fan-out circuitry distributes the received source clock signal as a first distributed clock signal to a first set of clocked devices. A first delay circuit delays the received source clock signal by a first delay value based on a first phase difference between the first distributed clock signal and the reference clock signal.
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H03L 7/00 - Commande automatique de fréquence ou de phaseSynchronisation
H03L 7/081 - Détails de la boucle verrouillée en phase avec un déphaseur commandé additionnel
H03L 7/083 - Détails de la boucle verrouillée en phase le signal de référence étant appliqué additionnellement et directement au générateur
H03L 7/099 - Détails de la boucle verrouillée en phase concernant principalement l'oscillateur commandé de la boucle
An integrated circuit (IC) chip including clock generation circuitry to generate a clock signal. Clock interface circuitry is coupled to the clock generation circuitry and includes multiple transmit pins that are distributed across a mounting surface of the IC chip. Each of the multiple transmit pins is configured to transmit a respective version of the clock signal to one or more off-chip devices. Multiple receiver pins are distributed across the mounting surface of the IC chip and correspond to the multiple transmit pins. Each of the multiple receiver pins is configured to receive respective arrival clock signals from the one or more off-chip devices. Delay compensation circuitry is coupled to the clock interface circuitry and includes multiple delay circuits. Each delay circuit is configured to delay a given clock signal fed to a given transmit pin by a given delay value to establish global timing alignment of the arrival clock signals at the one or more external devices.
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H03L 7/00 - Commande automatique de fréquence ou de phaseSynchronisation
H03L 7/081 - Détails de la boucle verrouillée en phase avec un déphaseur commandé additionnel
H03L 7/083 - Détails de la boucle verrouillée en phase le signal de référence étant appliqué additionnellement et directement au générateur
H03L 7/099 - Détails de la boucle verrouillée en phase concernant principalement l'oscillateur commandé de la boucle
A phase detection circuit includes a first phase detection path having a first input to receive a first signal, and a second input to receive a second signal. Asynchronous transition detection circuitry detects an early/late relationship between the first signal and the second signal when at least one of the first signal and the second signal transitions from a first state to a second state. Output circuitry generates a control signal with a value based on the early/late relationship.
H03L 7/06 - Commande automatique de fréquence ou de phaseSynchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase
H03L 7/081 - Détails de la boucle verrouillée en phase avec un déphaseur commandé additionnel
G06F 1/14 - Dispositions pour le contrôle du temps, p. ex. horloge temps réel
18.
Glitch-free digital controlled delay line apparatus and method
A delay circuit includes a delay line including at least a first group of delay elements. The delay line is responsive to a first digital delay code to delay an input signal by a first delay value, and responsive to a change from the first digital delay code to a second digital delay code to delay the input signal by a second delay value. Control circuitry generates the first and second digital delay codes. Glitch monitoring circuitry couples to the control circuitry to conditionally gate the change from the first digital delay code to the second digital delay code based on a prediction of a glitch condition.
A locked-loop circuit includes phase synchronization circuitry to synchronize a DCO clock phase to a reference clock phase. Sampling circuitry sequentially samples the reference clock with each of N sampling clocks having offset phases, a first one of the N sampling clocks comprising a master sampling clock. Edge detection logic accumulates phase information from the multiple sampling clocks and determines, based on the accumulated phase information, whether any of the sampling clocks other than the master sampling clock correspond to edge detection signals that occurred early with respect to a rising edge of the master sampling clock. Index logic generates index values for any of the determined early edge detection signals. The index logic transfers the generated index values to a master phase transfer logic unit. Phase adjust logic adjusts the master clock phase based on a selected one of the generated index values.
H03L 7/099 - Détails de la boucle verrouillée en phase concernant principalement l'oscillateur commandé de la boucle
H03L 7/085 - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence, y compris le filtrage ou l'amplification de son signal de sortie
A charge sharing circuit includes a charge source having an accumulated first charge and a charge load having an accumulated second charge, where during a charge sharing interval the second charge is less than the first charge. A charge sharing regulator selectively couples between the charge source and the charge load along a charge sharing path. The charge sharing regulator regulates transfer of a shared amount of charge from the charge source to the charge load during the charge sharing interval.
H02M 3/155 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs
H02M 3/157 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation avec commande numérique
H03M 1/80 - Conversion simultanée utilisant des impédances pondérées
G05F 1/46 - Régulation de la tension ou de l'intensité là où la variable effectivement régulée par le dispositif de réglage final est du type continu
21.
Frequency measurement circuit with adaptive accuracy
A frequency measurement circuit includes a counter circuit to receive a first digitally-controlled oscillator (DCO) clock signal corresponding to a first DCO input codeword and a measurement signal. The counter circuit is responsive to the measurement signal to generate a count representing a measured frequency of the first DCO clock signal. A control circuit is configured to selectively adjust a parameter of the measurement signal for generating a second count of a second DCO clock signal corresponding to a second DCO codeword. The control circuit selectively adjusts the parameter based on a received control signal.
H03L 7/099 - Détails de la boucle verrouillée en phase concernant principalement l'oscillateur commandé de la boucle
H03L 7/183 - Synthèse de fréquence indirecte, c.-à-d. production d'une fréquence désirée parmi un certain nombre de fréquences prédéterminées en utilisant une boucle verrouillée en fréquence ou en phase en utilisant un diviseur de fréquence ou un compteur dans la boucle une différence de temps étant utilisée pour verrouiller la boucle, le compteur entre des nombres fixes ou le diviseur de fréquence divisant par un nombre fixe
H03L 7/093 - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence, y compris le filtrage ou l'amplification de son signal de sortie utilisant des caractéristiques de filtrage ou d'amplification particulières dans la boucle
22.
Frequency counter circuit for detecting timing violations
A frequency counter circuit includes a first counter path to receive a digitally-controlled oscillator (DCO) clock signal and is configured to generate a first count corresponding to a first frequency of a first reduced clock signal corresponding to the DCO clock signal. A second counting path receives the DCO clock signal and generates a second count corresponding to a second frequency of a second reduced clock signal corresponding to the DCO clock signal. The first reduced clock signal is an integer multiple frequency of the second reduced clock signal. Detection circuitry detects a timing violation associated with the DCO clock signal based on a comparison between at least a portion of the first count and at least a portion of the second count.
G06F 1/08 - Générateurs d'horloge ayant une fréquence de base modifiable ou programmable
G01R 23/10 - Dispositions pour procéder à la mesure de fréquences, p. ex. taux de répétition d'impulsionsDispositions pour procéder à la mesure de la période d'un courant ou d'une tension par conversion de la fréquence en un train d'impulsions qui sont ensuite comptées
A delay balancing circuit includes a phase detection circuit, a controller, and a delay circuit. The phase detection circuit receives a reference clock signal having a first frequency, and a feedback clock signal derived from an output clock signal. Detection circuitry detects a phase relationship between the reference clock signal and the feedback clock signal. The phase detection circuit generates a detection signal based on the detected phase relationship. The controller operates to sample the detection signal and to generate and pass an update signal to a delay line to update a delay based on the sampled value. The delay circuit receives a third clock signal and applies a delay, based on the update signal, to the third clock signal to generate the output clock signal.
H03L 7/081 - Détails de la boucle verrouillée en phase avec un déphaseur commandé additionnel
H03L 7/091 - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence, y compris le filtrage ou l'amplification de son signal de sortie le détecteur de phase ou de fréquence utilisant un dispositif d'échantillonnage
24.
Methods and apparatus for calibrating a regulated charge sharing analog-to-digital converter (ADC)
A method of operation in an analog-to-digital converter (ADC) includes performing a calibration operation. The calibration operation includes sampling an input analog reference voltage. A sequence of charge sharing transfers is then performed with a charge sharing regulator to transfer an actual amount of charge between a charge source and a charge load based on the input analog reference voltage. The transferred actual amount of charge is compared to a reference charge value corresponding to the reference voltage. A control input to the charge sharing regulator is adjusted to correspondingly adjust charge sharing of a subsequent amount of charge based on the comparing.
An analog-to-digital converter (ADC) including input circuitry to receive an input analog signal having an analog signal level. Sampling circuitry couples to the input circuitry and includes first and second capacitor circuits to sample the received input analog signal. The first and second capacitor circuits exhibit a relative charge imbalance as a result of the sampling that corresponds to the analog signal level. Regulated charge sharing circuitry regulates charge sharing transfers during multiple charge sharing transfer sequences with the first and second capacitor circuits. A digital output generates multiple bit values based on the charge sharing transfer sequences.
H03M 1/46 - Valeur analogique comparée à des valeurs de référence uniquement séquentiellement, p. ex. du type à approximations successives avec convertisseur numérique/analogique pour fournir des valeurs de référence au convertisseur
H03M 1/68 - Convertisseurs numériques/analogiques à conversions de sensibilités différentes, c.-à-d. qu'une conversion se rapportant aux bits les plus significatifs et une autre aux bits les moins significatifs
H03M 1/24 - Convertisseurs analogiques/numériques du type à lecture de dessin utilisant un lecteur et un disque ou un ruban en mouvement relatif
H03M 1/80 - Conversion simultanée utilisant des impédances pondérées
26.
Locked loop circuit and method with digitally-controlled oscillator (DCO) gain normalization
A method of operation in a locked-loop circuit. The locked-loop circuit includes a loop filter and a digitally-controlled oscillator (DCO) coupled to the output of the loop filter. The loop filter includes a first input to receive a digital word representing a difference between a reference clock frequency and a DCO output frequency. The method includes determining a calibration DCO codeword representing a calibration operating point for the locked-loop circuit; determining a scaling factor based on the calibration operating point, the scaling factor based on a ratio of an actual DCO gain to a nominal DCO gain; and applying the scaling factor to operating parameters of the loop filter.
H03L 7/099 - Détails de la boucle verrouillée en phase concernant principalement l'oscillateur commandé de la boucle
H03L 7/191 - Synthèse de fréquence indirecte, c.-à-d. production d'une fréquence désirée parmi un certain nombre de fréquences prédéterminées en utilisant une boucle verrouillée en fréquence ou en phase en utilisant un diviseur de fréquence ou un compteur dans la boucle une différence de temps étant utilisée pour verrouiller la boucle, le compteur entre des nombres fixes ou le diviseur de fréquence divisant par un nombre fixe utilisant au moins deux signaux différents à partir du diviseur de fréquence ou du compteur pour déterminer la différence de temps
H03L 7/093 - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence, y compris le filtrage ou l'amplification de son signal de sortie utilisant des caractéristiques de filtrage ou d'amplification particulières dans la boucle
27.
Timing analysis for parallel multi-state driver circuits
An integrated circuit (IC) includes multiple interconnected driver cells enabled/disabled based on a first set of control signals. The multiple circuit cells are arranged to define a first aggregate enabled/disabled configuration exhibiting a first aggregated delay. The first aggregated delay is based on the individual enabled/disabled states of the circuit cells. Timing circuitry evaluates the first aggregate delay with respect to a circuit design constraint, and selectively generates a second set of control signals to configure the multiple circuit cells to define a second aggregate enabled/disabled configuration having a second aggregate delay different than the first aggregate delay.
G06F 30/327 - Synthèse logiqueSynthèse de comportement, p. ex. logique de correspondance, langage de description de matériel [HDL] à liste d’interconnections [Netlist], langage de haut niveau à langage de transfert entre registres [RTL] ou liste d’interconnections [Netlist]
G06F 30/367 - Vérification de la conception, p. ex. par simulation, programme de simulation avec emphase de circuit intégré [SPICE], méthodes directes ou de relaxation
28.
Locked loop circuit and method with digitally-controlled oscillator (DCO) gain normalization
A method of operation in a locked-loop circuit. The locked-loop circuit includes a loop filter and a digitally-controlled oscillator (DCO). The loop filter includes a first input to receive a digital word representing a difference between a reference clock frequency and a DCO output frequency. The loop filter includes internal storage. The method includes selecting a desired DCO output frequency that is generated in response to a calibration DCO codeword. A start value is retrieved from the loop filter internal storage. The start value corresponds to the calibration DCO codeword. The locked-loop circuit is then started with the retrieved start value.
H03L 7/099 - Détails de la boucle verrouillée en phase concernant principalement l'oscillateur commandé de la boucle
H03L 7/191 - Synthèse de fréquence indirecte, c.-à-d. production d'une fréquence désirée parmi un certain nombre de fréquences prédéterminées en utilisant une boucle verrouillée en fréquence ou en phase en utilisant un diviseur de fréquence ou un compteur dans la boucle une différence de temps étant utilisée pour verrouiller la boucle, le compteur entre des nombres fixes ou le diviseur de fréquence divisant par un nombre fixe utilisant au moins deux signaux différents à partir du diviseur de fréquence ou du compteur pour déterminer la différence de temps
H03L 7/093 - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence, y compris le filtrage ou l'amplification de son signal de sortie utilisant des caractéristiques de filtrage ou d'amplification particulières dans la boucle
29.
Locked loop circuit and method with digitally-controlled oscillator (DCO) gain normalization
A locked-loop circuit includes a time-to-digital converter (TDC) having a reference clock input and an error input. A digital loop filter receives an output from the TDC representing a difference between the reference clock input and the error input. A digitally-controlled oscillator (DCO) receives an output from the digital filter in the form of output bits. The DCO has a codeword gain associated with a DCO control word. The codeword gain is applied to the output bits received from the digital loop filter. Calibration logic determines a scaling factor based on a process-voltage-temperature (PVT) operating characteristic. The scaling factor is applied to normalize an actual DCO codeword gain to the codeword gain. The DCO includes an output to deliver an output timing signal having a frequency based on the scaling factor.
An integrated circuit (IC) device is disclosed. The IC device includes a global clock source to generate a global clock signal. Multiple local clock sources are employed in the IC device. Each local clock source provides a local clock signal for a partitioned sub-design block in the IC device. Each local clock signal is based on the global clock signal. The IC device includes a clock controller having inputs from the global clock source and the multiple local clock sources. The clock controller (1) measures skew between each local clock source and the global clock source, and (2) generates respective control signals to adjust respective phases of each local clock signal to reduce the measured skew.
G06F 9/455 - ÉmulationInterprétationSimulation de logiciel, p. ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
A computer-implemented method for manufacturing an integrated circuit chip is disclosed. The method includes selecting cell-based circuit representations to define an initial circuit design. The initial circuit design is partitioned into multiple sub-design blocks to define a partitioned design. Circuit representations of local clock sources are inserted into the partitioned design. Each local clock source is for clocking a respective sub-design block and based on a global clock source. A timing analysis is performed to estimate skew between each local clock source and the global clock source. The partitioned design is automatically modified based on the estimated skew.
G06F 9/455 - ÉmulationInterprétationSimulation de logiciel, p. ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
A computer-implemented method for manufacturing an integrated circuit (IC) chip includes defining digital block specifications for the IC; and automatically synthesizing and integrating digital blocks with support circuits in accordance with the digital block specifications.
A computer-implemented method for manufacturing an integrated circuit chip includes generating a timing model for a first circuit description of an analog parallel multi-state driver circuit. The first circuit description of the analog parallel multi-state driver circuit having programmable driver states. The timing model is dependent on the driver states. The first circuit description of the analog parallel multi-state driver circuit and the generated timing model are provided for insertion into a second circuit description representing a digital system.
A reconfigurable frequency and delay generator is disclosed, and a representative embodiment may include a phase sampler and plurality of configurable oscillator stages, each configurable oscillator stage of the plurality of configurable oscillator stages comprising: a plurality of core inverters coupled in series, a last core inverter of the plurality of core inverters generating an output signal having a configurable output frequency; and a plurality of delay control circuits, each delay control circuit of the plurality of delay control circuits coupled to an output of a corresponding core inverter of the plurality of core inverters.
H03L 7/099 - Détails de la boucle verrouillée en phase concernant principalement l'oscillateur commandé de la boucle
H03L 7/081 - Détails de la boucle verrouillée en phase avec un déphaseur commandé additionnel
H03L 7/08 - Détails de la boucle verrouillée en phase
H04L 27/152 - Circuits de démodulationCircuits récepteurs avec démodulation utilisant les propriétés spectrales du signal reçu, p. ex. en utilisant des éléments sélectifs de la fréquence ou sensibles à la fréquence utilisant des oscillateurs commandés, p. ex. dispositions PLL
A reconfigurable, digital phase-locked loop integrated circuit is disclosed which is coupleable to a reference frequency generator. A representative embodiment may include a memory storing a plurality of configuration parameters, at least one configuration parameter of specifying an output frequency; a reconfigurable frequency and delay generator configurable and reconfigurable in response to the configuration parameters to generate an output signal having the output frequency; and a digital controller adapted to access the memory and retrieve the plurality of configuration parameters, and to generate a plurality of control signals to the reconfigurable frequency and delay generator both to generate the output signal having the output frequency in response to the plurality of configuration parameters, and to match a phase of the output signal to an input signal phase.
H03L 7/06 - Commande automatique de fréquence ou de phaseSynchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase
H03L 7/07 - Commande automatique de fréquence ou de phaseSynchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase utilisant plusieurs boucles, p. ex. pour la génération d'un signal d'horloge redondant
H03L 7/099 - Détails de la boucle verrouillée en phase concernant principalement l'oscillateur commandé de la boucle
H03L 7/093 - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence, y compris le filtrage ou l'amplification de son signal de sortie utilisant des caractéristiques de filtrage ou d'amplification particulières dans la boucle
H03B 5/12 - Éléments déterminant la fréquence comportant des inductances ou des capacités localisées l'élément actif de l'amplificateur étant un dispositif à semi-conducteurs
H03M 7/16 - Conversion en, ou à partir de codes à distance unitaire, p. ex. code de Gray, code binaire réfléchi
36.
Reconfigurable phase-locked loop with optional LC oscillator capability
A reconfigurable phase-locked loop integrated circuit is disclosed which is coupleable to an inductor, and may include: a memory storing a plurality of configuration parameters; a plurality of capacitive tuning circuits coupleable to the inductor to form an LC oscillator circuit to generate a first output signal having a first output frequency; a reconfigurable frequency and delay generator configurable as a ring oscillator or as a delay line circuit, and to generate a second output signal having a second output frequency; and a first digital controller to generate a first control signals to the reconfigurable frequency and delay generator to generate the second output signal having the second output frequency when the reconfigurable frequency and delay generator is configured as the ring oscillator; and to generate a second plurality of control signals to the plurality of capacitive tuning circuits to generate the first output signal having the first output frequency when the reconfigurable frequency and delay generator is configured as the delay line circuit.
H03L 7/06 - Commande automatique de fréquence ou de phaseSynchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase
H03L 7/099 - Détails de la boucle verrouillée en phase concernant principalement l'oscillateur commandé de la boucle
H03L 7/081 - Détails de la boucle verrouillée en phase avec un déphaseur commandé additionnel
H03B 5/12 - Éléments déterminant la fréquence comportant des inductances ou des capacités localisées l'élément actif de l'amplificateur étant un dispositif à semi-conducteurs
A digital control loop circuit is disclosed which is coupleable to an oscillator to form a configurable, digital phase-locked loop to generate an output signal having a configurable or selectable output frequency. A representative embodiment of the digital control loop circuit may include a memory storing a plurality of configuration parameters, at least one configuration parameter specifying the output frequency; and a digital controller coupleable to receive an input signal from a reference frequency generator having a reference frequency, the digital controller adapted to access the memory and retrieve the plurality of configuration parameters, and to generate a plurality of control signals to the oscillator both to generate the output signal having the output frequency in response to the plurality of configuration parameters, and to match a phase of the output signal to an input signal phase.
H03L 7/06 - Commande automatique de fréquence ou de phaseSynchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase
H03L 7/081 - Détails de la boucle verrouillée en phase avec un déphaseur commandé additionnel
H03L 7/093 - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence, y compris le filtrage ou l'amplification de son signal de sortie utilisant des caractéristiques de filtrage ou d'amplification particulières dans la boucle
H03M 7/16 - Conversion en, ou à partir de codes à distance unitaire, p. ex. code de Gray, code binaire réfléchi
G06F 3/0484 - Techniques d’interaction fondées sur les interfaces utilisateur graphiques [GUI] pour la commande de fonctions ou d’opérations spécifiques, p. ex. sélection ou transformation d’un objet, d’une image ou d’un élément de texte affiché, détermination d’une valeur de paramètre ou sélection d’une plage de valeurs
38.
Fractional and reconfigurable digital phase-locked loop
A reconfigurable digital phase-locked loop integrated circuit is disclosed which is coupleable to a reference frequency generator to generate an input signal having a reference frequency. A representative embodiment of the reconfigurable digital phase-locked loop integrated circuit may include a first digital phase-locked loop circuit configured to generate a first signal having a first frequency which is an integer multiple of the reference frequency; and a second digital phase-locked loop circuit coupled to the first digital phase-locked loop, the second digital phase-locked loop configured to generate a second, output signal having a second output frequency in response to a plurality of configuration parameters, the second frequency having a configurable fractional offset from the integer multiple of the reference frequency, and to match a phase of the second output signal with a first signal phase.
H03L 7/06 - Commande automatique de fréquence ou de phaseSynchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase
H03L 7/07 - Commande automatique de fréquence ou de phaseSynchronisation utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase utilisant plusieurs boucles, p. ex. pour la génération d'un signal d'horloge redondant
H03L 7/099 - Détails de la boucle verrouillée en phase concernant principalement l'oscillateur commandé de la boucle
H03L 7/093 - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence, y compris le filtrage ou l'amplification de son signal de sortie utilisant des caractéristiques de filtrage ou d'amplification particulières dans la boucle
H03M 7/16 - Conversion en, ou à partir de codes à distance unitaire, p. ex. code de Gray, code binaire réfléchi
