Abrégé

The invention provides a transistor. The transistor includes a well region arranged in a substrate, a gate structure arranged on the well region, a gate oxide layer, wherein a first portion of the gate oxide layer is thicker than a second portion of the gate oxide layer, a first doped region and a second doped region arranged in the well region, wherein along the horizontal direction, the distance between the first doped region and the first portion of the gate oxide layer is greater than the distance between the second doped region and the second portion of the gate oxide layer, and a salicide block located on the substrate and at one side of the gate structure, wherein the salicide block is located between the first portion of the gate oxide layer and the first doped region.

Classes IPC  ?

• H01L 29/51 - Matériaux isolants associés à ces électrodes
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

Abrégé

A fabricating method of an RRAM includes forming a bottom electrode that includes an inverted T-shaped profile followed by sequentially forming a resistive switching layer and a top electrode from bottom to top. The inverted T-shaped profile includes a bottom element and a vertical element disposed on the bottom element. The detailed process steps include forming a first metal layer and a dummy material layer covering the first metal layer. The dummy material layer is then etched to form a recess, exposing the first metal layer. A second metal layer is formed to fill the recess. After removing the dummy material layer, a resistive switching material layer and a third metal layer are formed in sequence. Finally, the third metal layer, the resistive switching material layer, and the first metal layer are patterned to form the top electrode, the resistive switching layer, and the bottom electrode.

Classes IPC  ?

• H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
• G11C 13/00 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage non couverts par les groupes , ou
• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]

Abrégé

A semiconductor device includes a first wafer and a second wafer. The first wafer includes a first substrate and a first inductance layer. The first inductance layer includes a first metal line and a first interconnect structure. The first metal line is disposed on the first substrate, and the first interconnect structure is electrically connected with the first metal line. The second wafer includes a second substrate and a second inductance layer. The second inductance layer includes a second metal line and a second interconnect structure. The second metal line is disposed on the second substrate, and the second interconnect structure is electrically connected with the second metal line. The second interconnect structure is bonded with the first interconnect structure, so that the first inductance layer and the second inductance layer together form an inductance element.

Classes IPC  ?

• H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p. ex. fils de connexion ou bornes

Abrégé

The invention provides a method for manufacturing a semiconductor structure, which comprises the following steps: providing a substrate with a shallow trench isolation structure and a first active area, wherein a top surface of the shallow trench isolation structure is higher than a top surface of the substrate in the first active area, performing an etching step to remove part of the shallow trench isolation structure so that the top surface of the shallow trench isolation structure is lower than that of the substrate in the first active area, and after the etching step, a doping step is performed on the first active area.

Classes IPC  ?

• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
• H01L 21/311 - Gravure des couches isolantes
• H01L 21/3115 - Dopage des couches isolantes
• H01L 21/762 - Régions diélectriques
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/66 - Types de dispositifs semi-conducteurs

Abrégé

An adjustable capacitor device and a method for adjusting a capacitance value are provided. The adjustable capacitor device includes a first variable resistor, a first comparator coupled between the first variable resistor and a first node, a first capacitor, a second capacitor, a first transistor coupled between the first node, the first capacitor and the second capacitor, and a second transistor coupled between the first node, the first capacitor and the second capacitor.

Classes IPC  ?

• H03K 17/687 - Commutation ou ouverture de porte électronique, c.-à-d. par d'autres moyens que la fermeture et l'ouverture de contacts caractérisée par l'utilisation de composants spécifiés par l'utilisation, comme éléments actifs, de dispositifs à semi-conducteurs les dispositifs étant des transistors à effet de champ
• H03K 5/24 - Circuits présentant plusieurs entrées et une sortie pour comparer des impulsions ou des trains d'impulsions entre eux en ce qui concerne certaines caractéristiques du signal d'entrée, p. ex. la pente, l'intégrale la caractéristique étant l'amplitude
• H10N 50/80 - Détails de structure
• H10N 70/20 - Dispositifs de commutation multistables, p. ex. memristors

Abrégé

A semiconductor device includes a III-V compound semiconductor layer, a silicon-doped III-V compound barrier layer, a silicon-rich tensile stress layer, a passivation layer, an ultraviolet (UV)-transparent protection layer, a gate structure, a source structure, and a drain structure. The silicon-doped III-V compound barrier layer is disposed on the III-V compound semiconductor layer. The silicon-rich tensile stress layer is disposed on the silicon-doped III-V compound barrier layer. The passivation layer is disposed on the silicon-rich tensile stress layer. The UV-transparent protection layer is disposed on the passivation layer. The gate structure penetrates through the UV-transparent protection layer, the passivation layer, and the silicon-rich tensile stress layer. The gate structure is partly disposed in the silicon-doped III-V compound barrier layer. The source structure and the drain structure penetrate through the UV-transparent protection layer, the passivation layer, the silicon-rich tensile stress layer, and the silicon-doped III-V compound barrier layer.

Classes IPC  ?

• H10D 62/85 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux étant des matériaux du groupe III-V, p. ex. GaAs
• H10D 30/01 - Fabrication ou traitement
• H10D 30/47 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à deux dimensions, p. ex. transistors FET à nanoruban ou transistors à haute mobilité électronique [HEMT]
• H10D 62/824 - Hétérojonctions comprenant uniquement des hétérojonctions de matériaux du groupe III-V, p. ex. des hétérojonctions GaN/AlGaN

Abrégé

A method for forming a semiconductor device is disclosed. A substrate having a flash memory region and a logic device region is provided. At least one logic transistor is formed in the logic device region. At least one flash memory transistor is formed in the flash memory region. The at least one flash memory transistor comprises a metal select gate having two opposite sidewalls and two memory gates disposed on the two opposite sidewalls of the metal select gate.

Classes IPC  ?

• H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
• H10B 41/23 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés
• H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
• H10B 43/23 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés

Abrégé

A method for forming a semiconductor structure includes forming a conductive structure in a first dielectric layer, the conductive structure including an terminal portion and an extending portion, forming a second dielectric layer on the first dielectric layer, forming a first opening through the second dielectric layer directly above the extending portion and a second opening through the second dielectric layer directly above the terminal portion, a width of the second opening being smaller than 50% of a width of the first opening, forming a conductive material layer on the second dielectric layer and filling the first opening and the second opening, and performing a chemical mechanical polishing process to remove the conductive material layer outside the first opening and the second opening to obtain a conductive via in the first opening and a dummy via in the second opening.

Classes IPC  ?

• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]

Abrégé

A semiconductor structure includes a first dielectric layer on a substrate, a conductive structure disposed in the first dielectric layer and including a terminal portion and an extending portion directly and physically connected to the terminal portion and extending away from the terminal portion, a second dielectric layer disposed on the first dielectric layer, a conductive via through the second dielectric layer and directly contacting the extending portion, a dummy via through the second dielectric layer and directly contacting the terminal portion, wherein the dummy via comprises a lower portion consisting of a first filling layer and an upper portion consisting of a second filling layer, wherein the first filling layer and the second filling layer comprise different materials.

Classes IPC  ?

• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]

Abrégé

The invention provides a static random access memory, which includes at least a first pull-up transistor (PU1), a first pull-down transistor (PD1), a second pull-up transistor (PU2), a second pull-down transistor (PD2), a first access transistor (PG1), a second access transistor (PG2), a first read port transistor (RPD) and a second read port transistor (RPD). Wherein the gate structures of the first pull-down transistor (PD1) and the second access transistor (PG2) each include a P type work function metal layer, and an N type work function metal layer is located on the P type work function metal layer in the gates of the first pull-down transistor (PD1) and the second access transistor (PG2).

Classes IPC  ?

• G11C 11/412 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules avec réaction positive, c.-à-d. des cellules ne nécessitant pas de rafraîchissement ou de régénération de la charge, p. ex. multivibrateur bistable, déclencheur de Schmitt utilisant uniquement des transistors à effet de champ
• G11C 11/419 - Circuits de lecture-écriture [R-W]
• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]

Abrégé

A method for fabricating a Schottky diode includes the steps of first forming a fin-shaped structure on a substrate, forming an epitaxial layer in the fin-shaped structure, forming a first contact plug on the epitaxial layer, and then forming a second contact plug on the fin-shaped structure adjacent to the epitaxial layer. Preferably, the first contact plug includes an ohmic contact and the second contact plug includes a Schottky contact.

Classes IPC  ?

• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/872 - Diodes Schottky

Abrégé

A method for manufacturing a semiconductor device is provided. The method includes the following steps. First, a first semiconductor structure and a second semiconductor structure are provided. The first semiconductor structure includes a first conductive pillar and a first conduction layer connected to the first conductive pillar, and the second semiconductor structure includes a second conductive pillar and a second conduction layer connected to the second conductive pillar, wherein a material of the first conduction layer and a material of the second conduction layer are conductive material and are volatilizable at a predetermined temperature. Thereafter, the first semiconductor structure and the second semiconductor structure are bonded to combine the first conductive pillar with the second conductive pillar. After the step of bonding the first semiconductor structure and the second semiconductor structure is completed, the first conduction layer and the second conduction layer are disappeared.

Classes IPC  ?

• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

Abrégé

The present invention provides an image sensor, the image sensor includes a substrate, a first circuit layer on the substrate, at least one nanowire photodiode located on the first circuit layer and electrically connected with the first circuit layer, wherein the nanowire photodiode comprises a lower material layer and an upper material layer, and a P-N junction or a Schottky junction is arranged between the lower material layer and the upper material layer, wherein the lower material layer comprises a perovskite material, and a precursor layer located under the lower material layer, wherein the precursor layer comprises different metal elements as the lower material layer, a top surface of the precursor layer and a top surface of the lower material layer are disposed on different levels.

Classes IPC  ?

• H10K 39/32 - Capteurs d'images organiques
• H10K 85/50 - Pérovskites organiquesPérovskites hybrides organiques-inorganiques [HOIP], p. ex. CH3NH3PbI3

Abrégé

The present invention provides a 3D integrated circuit structure formed by stacking semiconductor structures. The semiconductor structures form a multi-die heterogeneous 3D packaging by direct bonding the bonding pads of re-distribution layers. The same or different dies are used to produce the semiconductor structures through the back-end packaging process, and then hybrid bonding technology is used to stack and interconnect the semiconductor structures. The position of the bonding pad can be redefined by re-distribution layer, thereby overcoming the limitations of chip bonding pad position, chip size and quantity.

Classes IPC  ?

• H01L 25/10 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs ayant des conteneurs séparés
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
• H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p. ex. fils de connexion ou bornes
• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées

Abrégé

A semiconductor device includes a substrate having an insulating layer and a device layer disposed on the insulating layer, wherein the device layer includes an active region, a plurality of gate structures arranged parallel to each other on the active region, a recess formed in the active region located between adjacent two of the gate structures and extending through the device layer, an epitaxial layer filling the recess, and an air gap between a bottom surface of the epitaxial layer and a top surface of the insulating layer.

Classes IPC  ?

• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 21/762 - Régions diélectriques

Abrégé

A semiconductor structure includes a substrate having a cavity thereon; a membrane suspended above the cavity and anchored to the substrate, wherein the membrane comprises a central region, a peripheral suspension region, and a coil region between the central region and the peripheral suspension region; and a coil embedded in the coil region of the membrane, wherein the peripheral suspension region has a first concave portion and a first convex portion.

Classes IPC  ?

• H04R 19/00 - Transducteurs électrostatiques
• B81B 3/00 - Dispositifs comportant des éléments flexibles ou déformables, p. ex. comportant des membranes ou des lamelles élastiques
• B81C 1/00 - Fabrication ou traitement de dispositifs ou de systèmes dans ou sur un substrat
• H04R 7/04 - Membranes planes
• H04R 7/18 - Dispositions pour monter ou pour tendre des membranes ou des cônes à la périphérie
• H04R 19/02 - Haut-parleurs
• H04R 31/00 - Appareils ou procédés spécialement adaptés à la fabrication des transducteurs ou de leurs diaphragmes

Abrégé

A semiconductor structure includes a SOI substrate having a base substrate, a buried oxide layer on the base substrate, and a device layer on the buried oxide layer. A circuit element is disposed on the device layer and surrounded by a trench isolation region in the SOI substrate. A buried power rail is embedded in the trench isolation region and the buried oxide layer. The buried power rail is isolated from the device layer by the buried oxide layer and a trench-filling oxide in the trench isolation region.

Classes IPC  ?

• H01L 21/762 - Régions diélectriques
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p. ex. fils de connexion ou bornes
• H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant

Abrégé

A semiconductor device and method of fabricating the same, includes a substrate, a recess, a first gate dielectric layer, a first gate electrode, and a first plug. The substrate includes a medium-voltage region and a low-voltage region. The recess is disposed in the substrate, within the medium-voltage region. The first gate dielectric layer is disposed on a plane of the recess. The first gate electrode is disposed on the first gate dielectric layer. The first plug is disposed on the first gate electrode and on the recess, and the first plug is electrically connected the first gate electrode.

Classes IPC  ?

• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

Abrégé

A method for fabricating a semiconductor device includes the steps of first forming a first well region in a substrate, forming a shallow trench isolation (STI) adjacent to two sides of the first well region, forming a gate structure on the substrate, forming doped regions adjacent to two sides of the gate structure, and then forming contact plugs on the doped regions. Preferably, a depth of the first well region is less than a depth of the STI and the first well region and the doped regions have different conductive type.

Classes IPC  ?

• H10B 20/25 - Dispositifs ROM programmable une seule fois, p. ex. utilisant des jonctions électriquement fusibles

Abrégé

The invention provides a semiconductor layout pattern, which includes a substrate, an active area is defined on the substrate, a plurality of gate structures are located in the active area, and a plurality of doped regions are located in the active area, wherein the plurality of gate structures and doped regions contained in the active area form a first amplifier and a second amplifier, the first amplifier and the second amplifier are connected in series with each other, and a drain doped region of the first amplifier and a source doped region of the second amplifier share the same doped region. The invention has the advantages of saving element space and improving the efficiency of the amplifier.

Classes IPC  ?

• H03F 3/24 - Amplificateurs de puissance, p. ex. amplificateurs de classe B, amplificateur de classe C d'étages transmetteurs de sortie
• H03F 1/22 - Modifications des amplificateurs pour réduire l'influence défavorable de l'impédance interne des éléments amplificateurs par utilisation de couplage dit "cascode", c.-à-d. étage avec cathode ou émetteur à la masse suivi d'un étage avec grille ou base à la masse respectivement

Abrégé

A method of forming a semiconductor memory structure is disclosed. A substrate having thereon a device cell region and a contact forming region in proximity to the device cell region is provided. A memory cell transistor is formed on the substrate within the device cell region. The memory cell transistor includes a gate and a charge storage structure between the gate and the substrate. The gate comprises an extended portion within the contact forming region. A first spacer is formed on a sidewall of the gate within the device cell region. The first spacer has a first spacer height. A second spacer is formed on a sidewall of the extended portion of the gate within the contact forming region. The second spacer has a second spacer height that is greater than the first spacer height.

Classes IPC  ?

• H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
• H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
• H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs

Abrégé

An LDMOS includes a semiconductor substrate. The semiconductor substrate includes a fin structure and a planar substrate. The fin structure extends from the planar substrate. A gate electrode covers the planar substrate and the fin structure. A first gate dielectric layer is disposed between the gate electrode and the planar substrate. A second gate dielectric layer is between the gate electrode and the fin structure and between the gate electrode and the planar substrate. The first gate dielectric layer is connected to the second gate dielectric layer. A source is disposed in the fin structure at one side of the gate electrode and a drain is disposed in the planar structure at the other side of the gate electrode.

Classes IPC  ?

• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 21/762 - Régions diélectriques
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/66 - Types de dispositifs semi-conducteurs

Abrégé

A high-voltage semiconductor device includes a semiconductor substrate, a gate structure, a first drift region, a second drift region, and a gate contact structure. The gate structure is disposed on the semiconductor substrate. The first drift region and the second drift region are disposed in the semiconductor substrate. A part of the first drift region and a part of the second drift region are located at two opposite sides of the gate structure in a horizontal direction, respectively. The first drift region is partly located under the gate structure in a vertical direction, and the semiconductor substrate includes a semiconductor region sandwiched between the first drift region and the second drift region in the horizontal direction. The gate contact structure is disposed on and electrically connected with the gate structure, and the gate contact structure is located directly above the semiconductor region in the vertical direction.

Classes IPC  ?

• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur

Abrégé

The invention provides a high voltage semiconductor structure, which comprises a substrate, a fin structure located on the substrate, a gate structure located on the substrate and spanning the fin structure, and a first insulating structure and a second insulating structure spanning the fin structure and located in part of the fin structure, wherein the gate structure is located between the first insulating structure and the second insulating structure, and a top surface of the first insulating structure, a top surface of the second insulating structure and a top surface of the gate structure are aligned with each other.

Classes IPC  ?

• H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
• H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
• H01L 29/66 - Types de dispositifs semi-conducteurs

Abrégé

An LDMOS includes a substrate. A gate electrode is disposed on the substrate. A first gate dielectric layer is disposed between the gate electrode and the substrate. A second gate dielectric layer includes a first part and a second part. A source is embedded in the substrate at one side of the gate electrode. A drain is embedded in the substrate at the other side of the gate electrode. The second part of the second gate dielectric layer is extended toward the drain along a horizontal direction. The first part is covered by the gate electrode, and the second part is not covered by the gate electrode. Along the horizontal direction, the first part has a first length, and the second part has a second length. The second length is adjustable for adjusting a breakdown voltage of the LDMOS.

Classes IPC  ?

• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
• H01L 29/66 - Types de dispositifs semi-conducteurs

Abrégé

A radiofrequency filter includes a substrate, an isolation structure, an electrically conductive structure, a spacer structure, a dielectric layer, a patterned electrically conductive film, a first contact structure, and a second contact structure. The isolation structure is disposed in the substrate. The electrically conductive structure is disposed on the isolation structure. The spacer structure is disposed on the substrate and located on a sidewall of the electrically conductive structure. The dielectric layer is disposed on the electrically conductive structure. The patterned electrically conductive film is disposed on the dielectric layer. At least a part of the dielectric layer is located between the electrically conductive structure and the patterned electrically conductive film in a vertical direction. The first contact structure and the second contact structure are disposed on and electrically connected with the patterned electrically conductive film.

Classes IPC  ?

• H01L 23/66 - Adaptations pour la haute fréquence
• H01Q 15/24 - Dispositifs polarisantsFiltres polarisants

Abrégé

A control method of a multi-stage etching process and a processing device using the same are provided. The control method of the multi-stage etching process includes the following step S. A stack information of a plurality of hard mask layers is set. An etching target condition is set. Through a machine learning model, a parameter setting recipe of the hard mask layers is generated under the etching target condition. The machine learning model is trained based on the stack information of the hard mask layers, a plurality of process parameters and a process result.

Classes IPC  ?

• H01L 21/3213 - Gravure physique ou chimique des couches, p. ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
• H01J 37/32 - Tubes à décharge en atmosphère gazeuse

Abrégé

A method for fabricating semiconductor device includes the steps of: forming fin-shaped structures on a substrate; using isopropyl alcohol (IPA) to perform a rinse process; performing a baking process; and forming a gate oxide layer on the fin-shaped structures. Preferably, a duration of the rinse process is between 15 seconds to 60 seconds, a temperature of the baking process is between 50° C. to 100° C., and a duration of the baking process is between 5 seconds to 120 seconds.

Classes IPC  ?

• H10D 30/01 - Fabrication ou traitement
• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
• H10D 30/62 - Transistors à effet de champ à ailettes [FinFET]

Abrégé

A method for forming a semiconductor device is disclosed. A substrate having a P-type device region and an N-type device region is provided. A doped layer is formed in the P-type device region, wherein an upper portion of the doped layer comprises nitrogen dopants, and a lower portion of the doped layer comprises germanium dopants. A first oxidation process is performed to form a first oxide layer on the doped layer in the P-type device region and a second oxide layer on the N-type device region. A second oxidation process is performed to oxidize the substrate through the first oxide layer and the second oxide layer, thereby forming a first gate oxide layer on the P-type device region of the substrate and a second gate oxide layer on the N-type device region of the substrate, wherein the first gate oxide layer comprises the nitrogen dopants.

Classes IPC  ?

• H10D 84/85 - Transistors IGFET complémentaires, p. ex. CMOS
• H10D 84/01 - Fabrication ou traitement
• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]

Abrégé

A radiofrequency filter includes a substrate, an isolation structure, an electrically conductive structure, a spacer structure, a dielectric layer, a patterned electrically conductive film, a first contact structure, and a second contact structure. The isolation structure is disposed in the substrate. The electrically conductive structure is disposed on the isolation structure. The spacer structure is disposed on the substrate and located on a sidewall of the electrically conductive structure. The dielectric layer is disposed on the electrically conductive structure. The patterned electrically conductive film is disposed on the dielectric layer. At least a part of the dielectric layer is located between the electrically conductive structure and the patterned electrically conductive film in a vertical direction. The first contact structure and the second contact structure are disposed on and electrically connected with the patterned electrically conductive film.

Classes IPC  ?

• H01L 23/66 - Adaptations pour la haute fréquence
• H01Q 15/24 - Dispositifs polarisantsFiltres polarisants

Abrégé

A fabricating method of a resistive random access memory (RRAM) structure is disclosed. The method includes sequentially forming a bottom electrode, a resistive switching layer, and a top electrode. Specifically, the bottom electrode is a first cylinder, the resistive switching layer includes a second cylinder and a three-dimensional disk, and the top electrode is a third cylinder having a top base, a second bottom base, and a sidewall. Next, a spacer that surrounds the resistive switching layer is formed, and a conductive line that encapsulates and directly contacts the top base and sidewall of the third cylinder is subsequently formed. The RRAM structure features the first cylinder embedded within the second cylinder and the three-dimensional disk, and the second cylinder embedded within the third cylinder, enabling increased contact area and resistance difference

Classes IPC  ?

• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
• H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
• H10N 70/20 - Dispositifs de commutation multistables, p. ex. memristors
• H10N 79/00 - Dispositifs intégrés, ou ensembles de plusieurs dispositifs, comportant au moins un élément couvert par le groupe

Abrégé

A silicon photonics structure including a silicon photonics device is provided. The silicon photonics device includes a substrate and a waveguide. The substrate has a first side and a second side opposite to each other, and the waveguide is located on the first side. The width of the first side is greater than the width of the second side. The substrate includes a staircase structure.

Classes IPC  ?

• G02B 6/136 - Circuits optiques intégrés caractérisés par le procédé de fabrication par gravure
• G02B 6/12 - Guides de lumièreDétails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p. ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré

Abrégé

The invention provides a semiconductor structure comprising a resistive random access memory (RRAM) and a double capacitor. The semiconductor structure includes a substrate, wherein a cell region and a capacitor region are defined on the substrate, and the resistive random access memory is located in the cell region, wherein the RRAM comprises a variable resistance layer, and a double capacitor structure is located in the capacitor region, wherein the double capacitor structure comprises a lower capacitor structure and an upper capacitor structure, and the material of a first high dielectric constant layer in the lower capacitor structure is the same as the material of the variable resistance layer.

Classes IPC  ?

• H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]

Abrégé

A semiconductor device includes a bottom electrode, a protective layer, an insulating layer, a top electrode, a first contact structure and a second contact structure. The bottom electrode includes a first step structure. The first step structure includes a first step surface and a second step surface lower than the first step surface. The protective layer is disposed on the second step surface. The insulating layer is disposed on the first step surface. The top electrode is disposed on the insulating layer. The first contact structure is electrically connected with the bottom electrode. The second contact structure is electrically connected with the top electrode.

Classes IPC  ?

• H10D 1/68 - Condensateurs n’ayant pas de barrières de potentiel

Abrégé

A method for fabricating a magnetoresistive random access memory (MRAM) device includes the steps of first forming an inter-metal dielectric (IMD) layer on a substrate, forming a first metal interconnection and a second metal interconnection in the IMD layer, forming a spin orbit torque (SOT) layer on the first metal interconnection and the second metal interconnection, forming a magnetic tunneling junction (MTJ) on the SOT layer, forming a top electrode (TE) on the MTJ, and forming a cap layer on the MTJ and the SOT layer. Preferably, a bottom surface of the MTJ includes a first curve.

Classes IPC  ?

• H10N 50/80 - Détails de structure
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs

Abrégé

A detection method of a metal-oxide-semiconductor (MOS) transistor is provided. The detection method includes the following steps. A MOS transistor is provided, wherein a source and a drain of the MOS transistor are each connected to a contact. The contacts are removed to form contact holes exposing the source and the drain. The source and the drain are removed through the contact holes to form recesses. The contact holes and the recesses are filled with a protective material. The cross-sectional profiles of the recesses are obtained. It is determined whether the MOS transistor is failed according to the cross-sectional profiles of the recesses.

Classes IPC  ?

• G01R 31/265 - Test sans contact
• H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
• H01L 29/161 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée comprenant plusieurs des éléments prévus en
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

Abrégé

A transistor structure includes a substrate and an active area defined by a trench isolation region on the substrate. The active area includes a source region, a drain region spaced apart from the source region, and a channel region between the source region and the drain region. A gate is disposed on the channel region. The gate has a gate length that is in parallel with a source-to-drain direction and a gate width that is smaller than a width of the active area.

Classes IPC  ?

• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/66 - Types de dispositifs semi-conducteurs

Abrégé

A data writing capability enhancement system includes a magnetoresistive random access, a first driving circuit, a second driving circuit, and an enhancement circuit. The first driving circuit is coupled to the magnetoresistive random access memory array and configured to provide a plurality of word line voltages to the magnetoresistive random access memory array. The second driving circuit is coupled to one side of the magnetoresistive random access memory array and configured to provide a plurality of source line voltages and a plurality of bit line voltages to the side of the magnetoresistive random access memory array. The enhancement circuit is coupled to another side of the magnetoresistive random access memory array and configured to provide a plurality of source line compensation voltages and a plurality of bit line compensation voltages to the another side of the magnetoresistive random access memory array.

Classes IPC  ?

• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin

Abrégé

A semiconductor memory device and a fabricating method thereof includes a substrate, two floating gates, two controlling gates, a first dielectric layer, two controlling gates, a spacer, and an erase gate. The floating gates are disposed on the substrate. The controlling gates are respectively disposed on the two floating gates. The first dielectric layer is disposed between the two floating gates and the two controlling gates in a vertical direction. The spacer is disposed on a sidewall of each of the two controlling gates. The erase gate is disposed on the substrate, between the two floating gates, wherein each of the two floating gates includes a sidewall with a scallop-shaped surface facing the erase gate.

Classes IPC  ?

• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H10B 41/30 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire

Abrégé

An isolation pattern module for manufacturing an isolation pattern includes a first sub-isolation-pattern and a second sub-isolation-pattern. The sub-isolation-pattern includes a plurality of pattern units, and each of the pattern units has a pitch boundary to define a closed area. The second sub-isolation-pattern corresponds to the pitch boundary of each of the pattern units and overlaps the closed area.

Classes IPC  ?

• H01L 23/528 - Configuration de la structure d'interconnexion
• H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface

Abrégé

A metasurface structure includes a substrate having a first region and a second region not overlapping with the first region; a first pillar element within the first region on the substrate; and a second pillar element within the second region on the substrate. The first pillar element has a first sectional profile and the second pillar element has a second sectional profile that is different from the first sectional profile. At least one of the first sectional profile and the second sectional profile is of a non-rectangular shape.

Classes IPC  ?

• H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
• H01L 21/308 - Traitement chimique ou électrique, p. ex. gravure électrolytique en utilisant des masques
• H10D 62/40 - Structures cristallines
• H10D 62/83 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux étant des matériaux du groupe IV, p. ex. Si dopé B ou Ge non dopé
• H10D 86/00 - Dispositifs intégrés formés dans ou sur des substrats isolants ou conducteurs, p. ex. formés dans des substrats de silicium sur isolant [SOI] ou sur des substrats en acier inoxydable ou en verre

Abrégé

A semiconductor assembly and a method for manufacturing the same are provided. The semiconductor assembly includes a first substrate, a first well in the first substrate and having a first doping type, a second substrate, a second well in the second substrate and having a second doping type, a first dielectric layer between the first substrate and the second substrate, and a second dielectric layer between the first substrate and the second substrate. The first doping type is different from the second doping type. The second dielectric layer is bonded to the first dielectric layer. The first well overlaps with the second well in a vertical direction.

Classes IPC  ?

• H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H10D 84/01 - Fabrication ou traitement
• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]

Abrégé

The invention provides a layout pattern of static random access memory, which comprises a plurality of fin structures on a substrate, a plurality of gate structures on the substrate and spanning the fin structures to form a plurality of transistors distributed on the substrate. The transistors include a first pull-up transistor (PU1), a first pull-down transistor (PD1), a second pull-up transistor (PU2) and a second pull-down transistor (PD2), a first access transistor (PG1), a second access transistor (PG2), a first read port transistor (RPD) and a second read port transistor (RPG). The gate structure of the first read port transistor (RPD) is connected to the gate structure of the first pull-down transistor (PD1), wherein a drain of the first pull-down transistor (PD1) is connected to a first voltage source Vss1, and a drain of the first read port transistor (RPD) is connected to a second voltage source Vss2.

Classes IPC  ?

• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
• G11C 17/16 - Mémoires mortes programmables une seule foisMémoires semi-permanentes, p. ex. cartes d'information pouvant être replacées à la main dans lesquelles le contenu est déterminé en établissant, en rompant ou en modifiant sélectivement les liaisons de connexion par une modification définitive de l'état des éléments de couplage, p. ex. mémoires PROM utilisant des liaisons électriquement fusibles
• H01L 23/525 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées avec des interconnexions modifiables
• H10B 20/25 - Dispositifs ROM programmable une seule fois, p. ex. utilisant des jonctions électriquement fusibles

Abrégé

A semiconductor device and a method of forming the same are provided. The semiconductor device includes: a semiconductor substrate; an isolation region that is located in the semiconductor substrate; a dummy metal gate that is located on the isolation region that the dummy metal gate is divided into multiple independent discrete segments along a first axis of the dummy metal gate and a second axis of the dummy metal gate, and the first axis and the second axis are perpendicular to each other; a dielectric layer that covers the dummy metal gate; a high resistance impedance layer that is located on the dielectric layer; and a capping layer that is located on the high resistance impedance layer.

Classes IPC  ?

• H10D 1/47 - Résistances n’ayant pas de barrières de potentiel

Abrégé

A metal-insulator-metal (MIM) capacitor structure including a substrate; a first electrode layer disposed on the substrate; a first capacitor dielectric layer disposed on the first electrode layer; a second electrode layer disposed on the first capacitor dielectric layer; a sidewall protection layer disposed on a sidewall of the second electrode layer; and a dielectric cap layer conformally covering the first electrode layer, the sidewall protection layer, and the second electrode layer.

Classes IPC  ?

• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées

Abrégé

A memory device includes a magnetic tunneling junction (MTJ) structure, a top electrode, and a first cap layer. The MTJ structure is disposed above a substrate and includes a first tilted sidewall. The top electrode is disposed on the MTJ structure in a vertical direction and includes a second tilted sidewall. The first cap layer covers the top electrode and the MTJ structure. The first cap layer includes a first portion covering the first tilted sidewall in a horizontal direction and a second portion covering the second tilted sidewall in the horizontal direction. The first portion is partly located under the first tilted sidewall in the vertical direction. The second portion is partly located under the second tilted sidewall in the vertical direction. A thickness of the first portion in the horizontal direction is greater than a thickness of the second portion in the horizontal direction.

Classes IPC  ?

• H10N 50/80 - Détails de structure
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs

Abrégé

A semiconductor device includes a substrate, a first transistor and a second transistor. The first transistor is disposed on the substrate and includes two first source/drain structures; a plurality of channel layers separately disposed on the substrate and disposed between the two first source/drain structures; and a first gate structure surrounding the channel layers. The second transistor is disposed on the substrate and includes two second source/drain structures; a superlattice channel layer disposed on the substrate and disposed between the two second source/drain structures, wherein the superlattice channel layer comprises a plurality of first superlattice layers and a plurality of second superlattice layers, which are alternately stacked on the substrate; and a second gate structure disposed above the superlattice channel layer.

Classes IPC  ?

• H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
• H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
• H01L 29/15 - Structures avec une variation de potentiel périodique ou quasi périodique, p.ex. puits quantiques multiples, superréseaux
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 29/786 - Transistors à couche mince

Abrégé

A method for forming a circuit structure includes decomposing an original layout into a first layout and a second layout, identifying a first pattern-to-cut in the first layout, selecting a first selected segment among the segments of the first pattern-to-cut, and inserting a first cut pattern to the first selected segment. The method further includes, after the first pattern-to-cut subtracting the first cut pattern, outputting the first layout to a first photomask and the second layout and the first cut pattern to a second photomask, and using the first photomask and the second photomask to perform a double patterning process to form the circuit structure on a substrate.

Classes IPC  ?

• G03F 7/00 - Production par voie photomécanique, p. ex. photolithographique, de surfaces texturées, p. ex. surfaces impriméesMatériaux à cet effet, p. ex. comportant des photoréservesAppareillages spécialement adaptés à cet effet
• G03F 1/36 - Masques à correction d'effets de proximitéLeur préparation, p. ex. procédés de conception à correction d'effets de proximité [OPC optical proximity correction]
• G06F 30/392 - Conception de plans ou d’agencements, p. ex. partitionnement ou positionnement

Abrégé

A semiconductor device and a method for manufacturing the same are provided. The semiconductor device includes a channel layer, a gate element on the channel layer, and source/drain elements at least partly embedded in the channel layer. The source/drain elements are on opposite sides of the gate element. The source/drain elements include a metal element and a lower silicide element between the metal element and the channel layer. The lower silicide element has a hydrogen content less than 2 at %.

Classes IPC  ?

• H10D 62/85 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux étant des matériaux du groupe III-V, p. ex. GaAs
• H01L 21/285 - Dépôt de matériaux conducteurs ou isolants pour les électrodes à partir d'un gaz ou d'une vapeur, p. ex. condensation
• H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
• H10D 30/01 - Fabrication ou traitement
• H10D 30/47 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à deux dimensions, p. ex. transistors FET à nanoruban ou transistors à haute mobilité électronique [HEMT]
• H10D 62/824 - Hétérojonctions comprenant uniquement des hétérojonctions de matériaux du groupe III-V, p. ex. des hétérojonctions GaN/AlGaN
• H10D 64/01 - Fabrication ou traitement
• H10D 64/23 - Électrodes transportant le courant à redresser, à amplifier, à faire osciller ou à commuter, p. ex. sources, drains, anodes ou cathodes
• H10D 64/62 - Électrodes couplées de manière ohmique à un semi-conducteur

Abrégé

A method for manufacturing a semiconductor bonding structure is provided. The method includes forming a first semiconductor structure, forming a second semiconductor structure and hybrid bonding the first semiconductor structure and the second semiconductor structure. The step of forming the first semiconductor structure includes introducing boron into a first substrate to form an doped region in the first substrate, forming a first dielectric layer above the first substrate, and forming a first conductive pad in the first dielectric layer. The step of forming a second semiconductor structure includes forming a second dielectric layer above a second substrate, and forming a second conductive pad in the second dielectric layer. The first conductive pad is attached to the second conductive pad. The first dielectric layer is attached to the second dielectric layer.

Classes IPC  ?

• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

Abrégé

The invention provides a semiconductor structure with magnetic tunnel junction (MTJ) and inductor. The semiconductor structure comprising a substrate, a cell region and an inductor region defined on the substrate, a magnetic tunnel junction (MTJ) is located in the cell region, wherein the MTJ comprises a first MTJ material layer. And an inductor is located in the inductor region, wherein the inductor comprises a multi-layer structure, the multi-layer structure comprises at least one second MTJ material layer, wherein the material of the first MTJ material layer is the same as that of the second MTJ material layer, and viewed from a sectional view, the first MTJ material layer extends along a horizontal direction, and the second MTJ material layer comprises a horizontal part and two vertical parts, and the vertical part extends along a vertical direction.

Classes IPC  ?

• H10N 50/85 - Matériaux de la région active
• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/01 - Fabrication ou traitement

Abrégé

A package structure includes a package substrate. Numerous leads penetrate the package substrate. A top plate is disposed on the package substrate. An extension component extends from the top plate to the package substrate. Four side plates are disposed between the package substrate and the top plate. A die is disposed on the package substrate. The die includes a first surface and a second surface, and the first surface and the second surface are opposite. The extension component is bonded to the first surface of the die through a thermal conductive adhesive. Numerous conductive terminals are disposed on the die and exposed through the first surface. Numerous wires are disposed on the package substrate. Each wire is connected to one of the leads and one of the conductive terminals.

Classes IPC  ?

• H01L 23/367 - Refroidissement facilité par la forme du dispositif
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 23/473 - Dispositions pour le refroidissement, le chauffage, la ventilation ou la compensation de la température impliquant le transfert de chaleur par des fluides en circulation par une circulation de liquides
• H01L 23/498 - Connexions électriques sur des substrats isolants

Abrégé

An execution method and an execution system for a virtual meeting are provided. The execution method includes the following steps. A discussion item is received. The discussion item is compiled into a plurality of tasks. The tasks are distributed to a plurality of virtual agents. At least one analysis information is obtained by at least one of the virtual agents using an industrial data database. The industrial data database is built via an analytic AI model. At least one guidance information is obtained by at least one of the virtual agents using an industrial knowledge database. The industrial knowledge database is built via a generative AI model. If the analysis information and the guidance information meet the predetermined condition, the virtual expert compiles the analysis information and the guidance information into a recommendation report.

Classes IPC  ?

• H04L 51/02 - Messagerie d'utilisateur à utilisateur dans des réseaux à commutation de paquets, transmise selon des protocoles de stockage et de retransmission ou en temps réel, p. ex. courriel en utilisant des réactions automatiques ou la délégation par l’utilisateur, p. ex. des réponses automatiques ou des messages générés par un agent conversationnel
• G06F 3/04817 - Techniques d’interaction fondées sur les interfaces utilisateur graphiques [GUI] fondées sur des propriétés spécifiques de l’objet d’interaction affiché ou sur un environnement basé sur les métaphores, p. ex. interaction avec des éléments du bureau telles les fenêtres ou les icônes, ou avec l’aide d’un curseur changeant de comportement ou d’aspect utilisant des icônes

Abrégé

A capacitor based on eFlash architecture is provided in the present invention, including a first word line, a second word line and a third word line on a substrate, a continuous first floating gate between the first word line and the second word line, a continuous second floating gate between the second word line and the third word line, multiple first contacts connected on the word lines and multiple second contacts connected on the floating gates, wherein the capacitor is in reflection symmetric with respect to the second word line.

Classes IPC  ?

• H10B 41/30 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire

Abrégé

A semiconductor device includes a buried insulation layer, a semiconductor layer, an isolation structure, a recess, a first gate structure, and a first source/drain doped region. The semiconductor layer and the isolation structure are disposed on the buried insulation layer, and the semiconductor layer includes a first active region surrounded by the isolation structure. The recess is disposed in the first active region, and the first active region includes a first portion and a second portion. The first portion is located under the recess, the second portion is connected with the first portion, and a thickness of the second portion is greater than that of the first portion. The first gate structure is disposed on the first portion, the first source/drain doped region is disposed in the first active region, and the first source/drain doped region is partly disposed in the second portion and partly disposed in the first portion.

Classes IPC  ?

• H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus

Abrégé

A MRAM device includes a memory stack structure having a bottom electrode, a magnetic tunneling junction (MTJ) on the bottom electrode, and a top electrode on the MTJ, wherein an upper portion of the top electrode comprises an arc-shaped recess. An interconnecting structure is disposed on the top electrode and filling the arc-shaped recess.

Classes IPC  ?

• H10N 50/80 - Détails de structure
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs

Abrégé

A method for fabricating a resistive random access memory (RRAM) includes the steps of first forming an interlayer dielectric (ILD) layer on a substrate, forming a first stop layer on the ILD layer, forming a recess in the first stop layer, forming a bottom electrode in the recess, forming a metal oxide layer on the bottom electrode, forming a top electrode on the metal oxide layer, patterning the top electrode and the metal oxide layer, and then forming a spacer adjacent to the top electrode and the metal oxide layer.

Classes IPC  ?

• H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]

Abrégé

The invention provides a semiconductor structure including alignment marks, which comprises a substrate defining a peripheral region, a first gate structure located in the peripheral region on the substrate, wherein the first gate structure has a left boundary and a right boundary, a dielectric layer covers the first gate structure in the peripheral region, a first left slot contact groove located in the dielectric layer on the left side of the first gate structure, a first right slot contact groove located in the dielectric layer on the right side of the first gate structure, and a first gate opening exposing a left boundary and a right boundary of the first gate structure, a boundary of the first left slot contact groove and a boundary of the first right slot contact groove.

Classes IPC  ?

• H01L 23/544 - Marques appliquées sur le dispositif semi-conducteur, p. ex. marques de repérage, schémas de test
• H01L 21/66 - Test ou mesure durant la fabrication ou le traitement

Abrégé

A semiconductor device includes a gate structure, two recesses and two epitaxial layers. The gate structure is disposed on a substrate. The two recesses are disposed in the substrate and at two sides of the gate structure. Each of the recesses includes a first inclined surface, a second inclined surface and a third inclined surface connected sequentially from bottom to top. The first inclined surface and the second inclined surface define a first tip structure therebetween. The second inclined surface and the third inclined surface define a second tip structure therebetween. The two epitaxial layers are respectively disposed in the two recesses.

Classes IPC  ?

• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
• H01L 21/3065 - Gravure par plasmaGravure au moyen d'ions réactifs
• H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

Abrégé

A wafer-to-wafer bonding structure includes a first wafer having a first bonding layer thereon, a first main pattern region, a first scribe lane surrounding the first main pattern region, and a first alignment cavity disposed in the first bonding layer within the first main pattern region; and a second wafer having a second bonding layer bonded to the first bonding layer, a second main pattern region, a second scribe lane surrounding the second main pattern region, and a second alignment cavity disposed in the second bonding layer within the second main pattern region.

Classes IPC  ?

• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 23/544 - Marques appliquées sur le dispositif semi-conducteur, p. ex. marques de repérage, schémas de test
• H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe

Abrégé

A layout design method including the following steps is provided. A dense pattern area, a loose pattern area, and a boundary of a layout layer are identified. The loose pattern area is adjacent to the dense pattern area. The boundary is located between the dense pattern area and the loose pattern area. The dense pattern area comprises a plurality of polygons, and the loose pattern area comprises at least one polygon. A step of increasing a pitch and a line width is performed on N polygons of the plurality of polygons of the dense pattern area closest to the boundary, wherein the N is an integer. The step of increasing the pitch and the line width is limited to not affecting a first connection between the layout layer and a lower layer, nor a second connection between the layout layer and an upper layer.

Classes IPC  ?

• G06F 30/392 - Conception de plans ou d’agencements, p. ex. partitionnement ou positionnement

Abrégé

A grinding method includes the following steps. Firstly, a dressing layer is formed on a semiconductor structure. Then, a grinding tool grinds the dressing layer and semiconductor structure.

Classes IPC  ?

• H01L 21/304 - Traitement mécanique, p. ex. meulage, polissage, coupe
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

Abrégé

A method for fabricating a semiconductor device includes the steps of first forming a shallow trench isolation (STI) in a substrate, forming a first gate structure on the substrate and adjacent to the STI, forming a first doped region between the first gate structure and the STI, forming a second doped region between the first doped region and the first gate structure, forming a first contact plug on the first doped region, and then forming a second contact plug on the second doped region.

Classes IPC  ?

• H01L 21/762 - Régions diélectriques
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H10D 64/01 - Fabrication ou traitement

Abrégé

The invention provides a layout pattern of a semiconductor cell, which comprises a substrate with a first L-shaped MESA region and a second L-shaped MESA region, wherein the shapes of the first L-shaped MESA region and the second L-shaped MESA region are mutually inverted by 180 degrees, a first high electron mobility transistor (HEMT) and a second high electron mobility transistor are located on the first L-shaped MESA region, and a third high electron mobility transistor and a fourth high electron mobility transistor are located on the second L-shaped MESA region.

Classes IPC  ?

• H10D 89/10 - Schémas de dispositifs intégrés
• H10D 30/01 - Fabrication ou traitement
• H10D 30/47 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à deux dimensions, p. ex. transistors FET à nanoruban ou transistors à haute mobilité électronique [HEMT]
• H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
• H10D 84/82 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement

Abrégé

A resistive random access memory and a method of forming the same are provided. The resistive random access memory includes a first electrode, a resistance switch layer located on the first electrode, a second electrode located on the resistance switch layer, and a plurality of nanoparticles located between the resistance switch layer and the second electrode.

Classes IPC  ?

• H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
• H10N 70/20 - Dispositifs de commutation multistables, p. ex. memristors

Abrégé

A semiconductor device includes a substrate, a gate structure, a drain region and a source region. The substrate includes a first step structure. The first step structure includes a first step portion, a connecting portion and a second step portion arranged sequentially along a direction, and the second step portion is higher than the first step portion. The gate structure is disposed on the connecting portion. The drain region is disposed in the first step portion. The source region is disposed in the second step portion.

Classes IPC  ?

• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 21/302 - Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes pour changer leurs caractéristiques physiques de surface ou leur forme, p. ex. gravure, polissage, découpage
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/66 - Types de dispositifs semi-conducteurs

Abrégé

A method for fabricating a magnetoresistive random access memory (MRAM) device includes the steps of first forming a spin orbit torque (SOT) layer on a substrate, forming a magnetic tunneling junction (MTJ) on the SOT layer, forming a first cap layer on the MTJ, and then performing a first oxidation process to form a first spacer adjacent to the MTJ. Preferably, a bottom surface of the first cap layer is lower than a bottom surface of the first spacer.

Classes IPC  ?

• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs
• H10N 50/80 - Détails de structure

Abrégé

A method for monitoring a machine includes: manufacturing products by at least one machine, and the machine includes a sensor used to detect first data of a parameter of the products during manufacturing the products. The first data of the parameter are transmitted to a monitoring system by the machine. A final upper warning line and a final lower warning line are established by the monitoring system to determine whether the parameter is abnormal. The steps for establishing the final upper warning line and the final lower warning line include: using the monitoring system to calculate a plurality of change amounts in the first data between seconds, and selecting a minimum change amount among the change amounts corresponding to each of the products. The minimum change amounts form a minimum change amount set, and a minimum value is selected as a resolution among the minimum change amount set.

Classes IPC  ?

• G05B 13/02 - Systèmes de commande adaptatifs, c.-à-d. systèmes se réglant eux-mêmes automatiquement pour obtenir un rendement optimal suivant un critère prédéterminé électriques

Abrégé

A method for fabricating a semiconductor device includes the steps of first forming a shallow trench isolation (STI) in a substrate, forming a first gate structure on the substrate and adjacent to the STI, forming a first doped region between the first gate structure and the STI, forming a second doped region between the first doped region and the first gate structure, forming a first contact plug on the first doped region, and then forming a second contact plug on the second doped region.

Classes IPC  ?

• H01L 21/762 - Régions diélectriques
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H10D 64/01 - Fabrication ou traitement

Abrégé

The present disclosure provides, the semiconductor device includes a substrate, a first transistor, a capacitor, and two first plugs. The substrate has a high-voltage region and a capacitor region. The first transistor is disposed in the high-voltage region, and includes a first gate dielectric layer, a first gate electrode, and a first capping layer. The capacitor is disposed in the capacitor region and includes a second gate electrode, a second capping layer, a dielectric layer, and a conductive layer. The two first plugs are disposed on the capacitor, wherein one of the two first plugs penetrates through the second capping layer to directly contact the second gate electrode, and another one of the two first plugs directly contacts the conductive layer.

Classes IPC  ?

• H10D 84/80 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET
• H10D 84/01 - Fabrication ou traitement
• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]

Abrégé

A method for fabricating semiconductor device includes the steps of: forming a first magnetic tunneling junction (MTJ) on a substrate; forming a first ultra low-k (ULK) dielectric layer on the first MTJ; performing a first etching process to remove part of the first ULK dielectric layer and form a damaged layer on the first ULK dielectric layer; and forming a second ULK dielectric layer on the damaged layer.

Classes IPC  ?

• H10N 50/10 - Dispositifs magnéto-résistifs
• H01L 21/762 - Régions diélectriques
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H10N 35/01 - Fabrication ou traitement
• H10N 50/80 - Détails de structure

Abrégé

The application discloses a method and device for feature extraction of integrated circuit layouts and a non-transitory computer readable storage medium thereof. A circuit pattern layout file to be implemented on a semiconductor wafer is obtained from a memory. Data preparation and preprocessing is performed on the circuit pattern layout file. A deep learning model is established and trained. Transfer learning and model fusion are performed on the deep learning model. The deep learning model is used to perform image segmentation and feature extraction on the circuit pattern layout file to extract a plurality of features. Density parameters and total perimeter parameters of the plurality of features are calculated.

Classes IPC  ?

• G06F 30/392 - Conception de plans ou d’agencements, p. ex. partitionnement ou positionnement

Abrégé

A semiconductor structure includes a substrate and a memory element. The memory element is disposed on the substrate and includes a floating gate, a tunnel dielectric layer, a control gate structure, an inter-gate oxide layer, an erase gate, and a word line. The floating gate is disposed on the substrate. The tunnel dielectric layer is disposed between the floating gate and the substrate. The control gate structure is disposed on the floating gate. The control gate structure includes a high-k dielectric layer and a metal gate, and a width of a top portion of the control gate structure is greater than a width of a bottom portion of the control gate structure. The inter-gate oxide layer is disposed between the floating gate and the control gate structure. The erase gate is disposed on one side of the floating gate. The word line is disposed on the other side of the floating gate. A manufacturing method of a semiconductor structure is also provided.

Classes IPC  ?

• H10B 41/30 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
• H10B 41/42 - Fabrication simultanée de périphérie et de cellules de mémoire

Abrégé

The application discloses a random number generation circuit and method. The random number generation circuit includes: a magnetic tunnel junction (MTJ) including a first terminal and a second terminal; a first inverter including an input terminal receiving a clock signal, and an output terminal; a second inverter including an input terminal receiving the clock signal, and an output terminal coupled to the first terminal of the magnetic tunnel junction; and a third inverter including an input terminal coupled to the output terminal of the first inverter, and an output terminal coupled to the second terminal of the magnetic tunnel junction.

Classes IPC  ?

• G06F 7/58 - Générateurs de nombres aléatoires ou pseudo-aléatoires
• H10N 50/10 - Dispositifs magnéto-résistifs
• H10N 50/80 - Détails de structure

Abrégé

A semiconductor test structure includes a substrate, a first gate structure and a second gate structure, a first conductive layer and an air gap. The first gate structure and the second gate structure are stacked on the substrate along a first direction, extend along a second direction and are spaced apart from each other along a third direction. The first conductive layer is stacked on the substrate and includes a first electrode and a second electrode. The first electrode extends along the second direction, and at least a portion of the second electrode extends along the second direction. A region of the air gap projected on the substrate along the first direction is between regions of the first gate structure and the second gate structure projected on the substrate along the first direction.

Classes IPC  ?

• H01L 21/66 - Test ou mesure durant la fabrication ou le traitement

Abrégé

A method for fabricating semiconductor device includes the steps of first forming a gate structure on a substrate and an interlayer dielectric (ILD) layer around the gate structure, transforming the gate structure into a metal gate, forming a hard mask on the metal gate, forming a mask layer on the hard mask as the mask layer includes a first opening directly on the metal gate, forming an inter-metal dielectric (IMD) layer on the mask layer, removing the IMD layer and the mask layer to form a second opening, and then forming a metal layer in the second opening for forming a contact plug. Preferably, the contact plug includes a step profile.

Classes IPC  ?

• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]

Abrégé

A method for fabricating a semiconductor device includes the steps of first forming a channel structure on a substrate as the channel structure includes first semiconductor layers and second semiconductor layers alternately disposed over one another, forming a channel extension portion adjacent to the channel structure, forming a first gate structure on the channel structure and the channel extension portion, and then forming a first source/drain structure adjacent to the first gate structure.

Classes IPC  ?

• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
• H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 29/786 - Transistors à couche mince

Abrégé

A method for fabricating semiconductor device includes the steps of first providing a first wafer and a second wafer, performing a first dicing process to separate the first wafer into first dies, bonding the first dies onto the second wafer, forming a first molding layer around the first dies, forming first bumps on the first dies, performing a second dicing process to separate the second wafer for forming second dies, and then bonding the first dies onto a third wafer.

Classes IPC  ?

• H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
• H01L 21/683 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants pour le maintien ou la préhension

Abrégé

A semiconductor memory device includes device lines comprising a select gate (SG) line, a control gate (CG) line, an erase gate (EG) line, and a source line elongated in parallel along a first direction. The CG line is disposed between the EG line and the SG line, and the source line underlies the EG line in the substrate. The plurality of device lines defines memory cells and at least one strap cell between the memory cells spaced along lengths of the device lines. Bit line (BL) contacts are electrically connected to drain doped regions of the memory cells respectively. The drain doped regions is adjacent to the SG line. At least one source line contact is electrically connected to a diffusion region of the strap cell under the SG line. The EG line continuously passes through the strap cell.

Classes IPC  ?

• H10B 41/40 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région de circuit périphérique
• G11C 16/24 - Circuits de commande de lignes de bits
• G11C 16/28 - Circuits de détection ou de lectureCircuits de sortie de données utilisant des cellules de détection différentielle ou des cellules de référence, p. ex. des cellules factices

Abrégé

A semiconductor device includes a substrate having a logic circuit region and a peripheral circuit region thereon, a dielectric layer on the substrate; a first gate trench in the dielectric layer within the logic circuit region, a second gate trench in the dielectric layer within the peripheral circuit region, a first replacement gate structure in the first gate trench, and a second replacement gate structure in the second gate trench. The second replacement gate structure includes a T-shaped second central bulk metal layer completely covers a top surface of a second gate dielectric layer and a second work function metal layer, and a second mask layer capping an upper portion of the second central bulk metal layer.

Classes IPC  ?

• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

Abrégé

The invention provides a static random access memory, which comprises at least a first pull-up transistor (PU1), a first pull-down transistor (PD1), a second pull-up transistor (PU2), a second pull-down transistor (PD2), a first access transistor (PG1), a second access transistor (PG2), a first read port transistor (RPD) and a second read port transistor (RPD). The gate structures of the first pull-down transistor (PD1), the second pull-down transistor (PD2), the first access transistor (PG1) and the second access transistor (PG2) each include a P type work function metal layer, and an N type work function metal layer is located on the P type work function metal layer. The invention provides a static random access memory with low leakage current.

Classes IPC  ?

• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]

Abrégé

A MRAM circuit is provided in the present invention, wherein each memory cell includes a first transistor with a first gate, a first source and a first drain and the first gate is connected to a first word line, a second transistor with a second gate, a second source and a second drain and the second gate is connected to a second word line, and the second source and the second drain are connected respectively with the first source and the first drain, a first MTJ with one terminal connected to the first drain and the second drain and another terminal connected to a first bit line, and a second MTJ with one terminal connected to the first drain and the second drain and another terminal connected to a second bit line, and a source line connected to the first source and the second source.

Classes IPC  ?

• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
• H10N 50/10 - Dispositifs magnéto-résistifs
• H10N 50/80 - Détails de structure

Abrégé

Provided are an interconnection structure and a method of forming the same. The interconnection structure includes a substrate, including a lower voltage device region and a higher voltage device region; a first dielectric layer, located on the substrate in the lower voltage device region and the higher voltage device region; an under-layer interconnection structure, located in the first dielectric layer in the lower voltage device region and the higher voltage device region; a second dielectric layer, located on the first dielectric layer in the lower voltage device region and the higher voltage device region; a first via plug and a first metal layer, located in the second dielectric layer in the lower voltage device region; and a U-shaped high k (dielectric constant) layer and a second metal layer, located in the second dielectric layer in the higher voltage device region.

Classes IPC  ?

• H01L 23/528 - Configuration de la structure d'interconnexion
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
• H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
• H01L 27/00 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun

Abrégé

A resistive random access memory and a method of forming the same are provided. The resistive random access memory includes a first electrode embedded in a first dielectric layer and having a curved convex top surface, a resistance switch layer on the curved convex top surface of the first electrode, and a second electrode on the resistance switch layer.

Classes IPC  ?

• H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
• H10N 70/20 - Dispositifs de commutation multistables, p. ex. memristors

Abrégé

A method for fabricating semiconductor device includes the steps of first providing a stack structure having a shallow trench isolation (STI) under a first substrate, a contact etch stop layer (CESL) under the STI, an interlayer dielectric (ILD) layer under the CESL, and a first metal interconnection under the ILD layer and then forming a second metal interconnection penetrating through the first substrate, the STI, the CESL, and the ILD layer to contact the first metal interconnection and a liner adjacent to a sidewall of the second metal interconnection.

Classes IPC  ?

• H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p. ex. fils de connexion ou bornes
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 25/07 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans la sous-classe

Abrégé

A semiconductor device includes a substrate, a first dielectric layer, a second dielectric layer and a capping stop layer. The substrate includes a memory region and a logic region, wherein the memory region includes a memory array. The first dielectric layer covers the memory region; the second dielectric layer covers the logic region. The capping stop layer is disposed above the first dielectric layer and having a capping pattern at least covering a boundary between the memory region and the logic region.

Classes IPC  ?

• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]

Abrégé

A bipolar junction transistor includes an emitter region, a base region, a collector region and a plurality of fin structures. The emitter region is disposed on a substrate. The base region surrounds the emitter region. The collector region surrounds the base region. The plurality of fin structures are disposed in the base region and surround the emitter region, and the plurality of fin structures fixedly extend along a direction and parallel to each other.

Classes IPC  ?

• H01L 29/73 - Transistors bipolaires à jonction
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/66 - Types de dispositifs semi-conducteurs

Abrégé

An LDMOS includes a substrate. A lateral direction is parallel to a top surface of the substrate, and a metal gate is disposed on the substrate. The metal gate includes a first side, a second side and a bottom. The first side and the second side are opposite to each other. A source is disposed in the substrate and at the first side, and a drain is disposed in the substrate at the second side. A composite structure covers the first side, the second side and the bottom. The composite structure extends along the lateral direction from the second side to the drain. The composite structure includes a high dielectric material layer, a first work function layer and a second work function layer.

Classes IPC  ?

• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
• H01L 29/66 - Types de dispositifs semi-conducteurs

Abrégé

A middle voltage transistor with a fin structure includes a substrate. A fin structure protrudes from a surface of the substrate. A gate structure crosses the fin structure. A source is disposed at one side of the gate structure and embedded in the fin structure, and a drain is disposed at the other side of the gate structure and embedded in the fin structure. A second deep trench isolation is embedded in the substrate and adjacent to the source and drain. An isolation structure is embedded in the fin structure below the gate structure. The isolation structure includes a first deep trench isolation and a first shallow trench isolation extending from a sidewall of the first deep trench isolation toward the source.

Classes IPC  ?

• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 21/762 - Régions diélectriques
• H01L 21/8234 - Technologie MIS
• H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter

Abrégé

The invention provides an overlay mark, which comprises four sub-overlay marks, which together form an overlay mark, wherein each sub-overlay mark comprises a substrate and defines an inner region and an outer region, a plurality of first mandrel structures located in the inner region and a plurality of second mandrel structures located in the outer region, wherein the first mandrel structures are arranged in parallel with each other, and the second mandrel structures are also arranged in parallel with each other, and a plurality of strip-shaped mask layers are located in the inner region, wherein both sides of any first mandrel structure comprise a strip-shaped mask layer respectively. In addition, the invention also provides an overlay method of the semiconductor structure using the overlay mark.

Classes IPC  ?

• H01L 21/66 - Test ou mesure durant la fabrication ou le traitement
• G03F 1/44 - Aspects liés au test ou à la mesure, p. ex. motifs de grille, contrôleurs de focus, échelles en dents de scie ou échelles à encoches
• H01L 23/544 - Marques appliquées sur le dispositif semi-conducteur, p. ex. marques de repérage, schémas de test

Abrégé

A magnetic random access memory structure includes a first dielectric layer; a bottom electrode layer disposed on the first dielectric layer; a spin orbit coupling layer disposed on the bottom electrode layer; a magnetic tunneling junction (MTJ) element disposed on the spin orbit coupling layer; a top electrode layer disposed on the MTJ element; a protective layer surrounding the MTJ element and the top electrode layer, and the protective layer masking the spin orbit coupling layer; a mask layer surrounding the protective layer; and a spacer layer surrounding the mask layer and the protective layer.

Classes IPC  ?

• H10N 50/10 - Dispositifs magnéto-résistifs
• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
• H01L 23/528 - Configuration de la structure d'interconnexion
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/80 - Détails de structure

Abrégé

The invention provides a layout pattern of a semiconductor structure, which comprises a plurality of SOT (spin-orbit torque) layers arranged in an array and located on a dielectric layer, wherein two contact plug structures are connected below each SOT layer, and a plurality of MTJ (magnetic tunnel junction) structures are arranged in an array, each MTJ structure is located on each SOT layer, wherein each SOT layer comprises one MTJ structure disposed thereon. And a plurality of dummy MTJ structures located between the MTJ structures, wherein the shape of each dummy MTJ structure is different from the shape of each MTJ structure.

Classes IPC  ?

• H10N 50/80 - Détails de structure
• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs

Abrégé

A method for fabricating a magnetoresistive random access memory (MRAM) device includes the steps of first forming a spin orbit torque (SOT) layer on a substrate, forming a magnetic tunneling junction (MTJ) on the SOT layer, forming a first cap layer adjacent to the MTJ, and then forming a second cap layer adjacent to the first cap layer. Preferably, a top surface of the second cap layer is lower than a top surface of the first cap layer.

Classes IPC  ?

• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• G01R 33/09 - Mesure de la direction ou de l'intensité de champs magnétiques ou de flux magnétiques en utilisant des dispositifs galvano-magnétiques des dispositifs magnéto-résistifs
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs
• H10N 50/20 - Dispositifs à courant commandé à polarisation de spin

Abrégé

A semiconductor device includes a first fin structure, an insulating structure and a gate structure. The first fin structure is disposed on a substrate. The insulating structure is disposed on the substrate and surrounding the first fin structure. The gate structure is disposed on the first fin structure. The gate structure includes a first extending portion disposed between the first fin structure and the insulating structure.

Classes IPC  ?

• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 21/8234 - Technologie MIS
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter

Abrégé

A MEMS microphone is provided. The MEMS microphone includes a substrate, a membrane, and a backplate. The substrate is with a cavity. The membrane is disposed on the substrate across the cavity. The backplate is disposed over the membrane and separated from the membrane by an air gap. The membrane has a corrugation. The backplate has a portion corresponding to and directly above the corrugation. A step height of the portion is equal to or less than 20% of a step height of the corrugation.

Classes IPC  ?

• B81B 3/00 - Dispositifs comportant des éléments flexibles ou déformables, p. ex. comportant des membranes ou des lamelles élastiques
• B81C 1/00 - Fabrication ou traitement de dispositifs ou de systèmes dans ou sur un substrat
• H04R 7/14 - Membranes non planes ou cônes ondulées, plissées ou nervurées

Abrégé

A resistive memory cell includes a substrate, a bottom electrode layer disposed on the substrate, a switching layer disposed on the bottom electrode layer, and a top electrode layer disposed on the switching layer. The switching layer includes a localized doped region. The localized doped region has a composition that is different from a composition of the switching layer outside the localized doped region.

Classes IPC  ?

• H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
• H10N 70/20 - Dispositifs de commutation multistables, p. ex. memristors

Abrégé

A manufacturing method of a semiconductor structure includes the following steps. A silicon substrate is provided, and a patterning process is performed to the silicon substrate for forming first trenches in the silicon substrate. A part of the silicon substrate is patterned to be a first fin-shaped structure located between two of the first trenches adjacent to each other in a horizontal direction by the patterning process, and a top corner of the first fin-shaped structure protrudes outwards in the horizontal direction. An oxidation process is performed to the first fin-shaped structure, and a part of the first fin-shaped structure is oxidized to be an oxide layer by the oxidation process. A removing process is performed for removing the oxide layer, and the top corner of the first fin-shaped structure becomes a curved sidewall via the oxidation process and the removing process.

Classes IPC  ?

• H01L 29/94 - Dispositifs à métal-isolant-semi-conducteur, p.ex. MOS
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
• H01L 29/66 - Types de dispositifs semi-conducteurs

Abrégé

A capacitor structure includes a substrate; a bottom electrode layer disposed on the substrate; a capacitor dielectric layer disposed on the bottom electrode layer; a first top electrode layer disposed on the capacitor dielectric layer; a second top electrode layer disposed on the capacitor dielectric layer and spaced apart from the first top electrode layer, wherein a trench is formed between a first sidewall of the first top electrode layer and a second sidewall of the second top electrode layer; a protection layer covering the first sidewall of the first top electrode layer and the second sidewall of the second top electrode layer; and an etch stop layer conformally covering the first top electrode layer, the second top electrode layer, the protection layer, and the capacitor dielectric layer at the bottom of the trench.

Classes IPC  ?

• H10D 1/68 - Condensateurs n’ayant pas de barrières de potentiel
• H10D 1/00 - Résistances, Condensateurs, Inducteurs

Abrégé

The invention provides a semiconductor structure, which comprises a substrate, an oxide layer located on a surface of the substrate, a gate electrode located on the substrate and partially contacting the substrate, a first field plate located on the oxide layer, a first dielectric layer covering the gate electrode, a second dielectric layer located on the first dielectric layer, a second field plate located between the first dielectric layer and the second dielectric layer, and a third field plate located on the second dielectric layer, wherein a horizontal position of the second field plate is located between a horizontal position of the first field plate and a horizontal position of the third field plate when viewed from a sectional view.

Classes IPC  ?

• H01L 29/40 - Electrodes
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

Abrégé

A wafer processing method is disclosed. A second wafer is bonded to a first wafer. The rear surface of the second wafer is subjected to a first grinding process, thereby thinning the second wafer to a first thickness. A sacrificial layer is formed on the rear surface of the second wafer. A one-step wafer edge trimming process is then performed to remove an outer edge region of the sacrificial layer and the second wafer in one-step cut using a blade. The sacrificial layer is removed from the rear surface of the second wafer.

Classes IPC  ?

• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
• H01L 21/18 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives les dispositifs ayant des barrières de potentiel, p. ex. une jonction PN, une région d'appauvrissement ou une région de concentration de porteurs de charges les dispositifs ayant des corps semi-conducteurs comprenant des éléments du groupe IV du tableau périodique, ou des composés AIIIBV, avec ou sans impuretés, p. ex. des matériaux de dopage