A data storage device and method are provided for gesture generation and management. In one embodiment, a data storage device is provided comprising a memory and one or more processors. The one or more processors, individually or in combination, are configured to: extract subtitles from a video stored in the memory; generate a gesture video from the subtitles; create a combined video comprising the generated gesture video combined with the video; and store the combined video in the memory. Other embodiments are provided.
A data storage device includes a memory block relinking system. The memory block relinking system identifies memory blocks that have been identified as grown bad blocks. The memory block relinking system analyzes the memory blocks that have been identified as grown bad blocks to determine whether a sub-block of the memory block is salvageable. To determine whether the sub-block is salvageable, the memory block relinking system executes one or more operations on the sub-block. If the operation fails, the sub-block is retired. If the operation is successful, the memory block relinking system identifies the sub-block as a relinking candidate. The memory block relinking system logically links the sub-block that was identified as a relinking candidate with one or more other sub-blocks that were previously identified as relinking candidates to form a metablock.
A thermal measurement system includes a temperature-controlled chamber configured to house a Device Under Test (DUT) and a first temperature sensor to measure an external temperature of the DUT inside the temperature-controlled chamber. The thermal measurement system further includes a heating device for heating a test material outside the temperature-controlled chamber and a controller configured to control the heating device to heat the test material to the external temperature measured by the first temperature sensor of the DUT inside the temperature-controlled chamber. In one aspect, a thermethesiometer indicates a skin effect of a surface temperature of the test material outside the temperature-controlled chamber.
A device structure includes at least one alternating stack of respective layers and electrically conductive layers, a memory opening vertically extending through each layer within the at least one alternating stack, a memory opening fill structure located in the memory opening, and a contact via structure in contact with a first electrically conductive layer of the electrically conductive layers. An outer blocking dielectric layer contacts the first electrically conductive layer, laterally surrounds the contact via structure, and vertically extends continuously through the alternating stack and the at least one retro-stepped dielectric material portion.
H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 41/50 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région limite entre la région noyau et la région de circuit périphérique
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
A data storage device with efficient page table block allocation. In one example, a memory includes a plurality of memory dies. A controller is configured to allocate a first region of the memory for storing data received from an external electronic device, and allocate a second region of the memory for storing metadata associated with the data. The first region includes a first memory die of the plurality of memory dies, and the second region includes a second memory die of the plurality of memory dies different from the first memory die. The controller is further configured to receive, from the external electronic device, a write command including first data to be written to the memory, control the memory to write the first data to the first region, generate first metadata associated with the first data, and control the memory to write the first metadata to the second region.
A data storage device includes a scheduling system that monitors a number of commands in a command queue and determines which of the commands in the command queue are write commands. The scheduling system also determines a sum of a size of the write commands in the command queue and compares it to an amount of available space in a currently operating metablock. If the sum of the size of the write commands exceeds the available amount of space in the currently operating metablock, the scheduling system identifies a target metablock and proactively initiates an erase operation on the target metablock prior to the currently operating metablock reaching capacity.
A device structure includes at least one alternating stack of respective layers and electrically conductive layers, a memory opening vertically extending through each layer within the at least one alternating stack, a memory opening fill structure located in the memory opening, and a contact via structure in contact with a first electrically conductive layer of the electrically conductive layers. An outer blocking dielectric layer contacts the first electrically conductive layer, laterally surrounds the contact via structure, and vertically extends continuously through the alternating stack and the at least one retro-stepped dielectric material portion.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
8.
Write Command with a Write Protect Attribute Execution
Instead of the firmware (FW) monitoring for both an overlap read command and a write protected (WP) overlapped write command, the FW can monitor the overlap table only. The controller will receive a read command or an overlap read command. If the command is not an overlap read command, then the controller will process the command normally. If the command is an overlap read command, then the controller will look for the write command that is being overlapped. When passing the write overlap of write protect (WP) into the data path instead of the exception queue, the FW is limited to monitoring the overlap table. As such, when the WP command is completed the entry is removed by the data path. As a result, the FW can limit monitoring to when the data path clears the overlap table.
A non-volatile memory is capable of suspending a programming process before completion to perform a read (or other) process. When resuming the suspended programming process, a magnitude of a next program voltage pulse is set to be a voltage magnitude of a previous program voltage pulse plus a nominal increment adjusted by a voltage offset in response to the programming process being suspended for greater than a first time period. The magnitude of the next program voltage pulse is set to be the voltage magnitude of the previous program voltage pulse plus the nominal increment in response to the programming process being suspended for less than the first time period. The voltage offset and the first time period are set based on usage of the non-volatile memory (e.g., based on number of program-erase cycles performed).
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
A method of forming a semiconductor includes bonding a first memory die to a first memory-controller die to form a first bonded assembly, bonding second memory die to a second memory-controller die to form a second bonded assembly, and bonding the first bonded assembly to the second bonded assembly to form a memory stack.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 29/86 - Types de dispositifs semi-conducteurs commandés uniquement par la variation du courant électrique fourni, ou uniquement par la tension électrique appliquée, à l'une ou plusieurs des électrodes transportant le courant à redresser, amplifier, faire osciller, ou commuter
H01L 21/77 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
11.
PROGRESSIVE SEASONING FOR THRESHOLD SWITCHING SELECTORS
Technology is disclosed for seasoning (forming) threshold switching selectors in a cross-bar array. The Vth of the threshold switching selectors in a cross-bar array is progressively lowered over a number of seasoning cycles. The memory cell that is selected for seasoning of its threshold switching selector has a seasoning signal apply to the cell. The magnitude of the seasoning signal is progressively lowered each seasoning cycle. The progressive lowering of the Vth of the threshold switching selectors "partially forms" the threshold switching selectors each cycle as the Vth of the threshold switching selectors is only fully formed after a number of seasoning cycles.
G11C 11/02 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques
G11C 11/401 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c.-à-d. cellules dynamiques
G11C 11/402 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c.-à-d. cellules dynamiques avec régénération de la charge propre à chaque cellule de mémoire, c.-à-d. rafraîchissement interne
G11C 11/403 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c.-à-d. cellules dynamiques avec régénération de la charge commune à plusieurs cellules de mémoire, c.-à-d. rafraîchissement externe
G11C 13/00 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage non couverts par les groupes , ou
To program MRAM memory cells current must flow from the memory cell's corresponding bit line to its corresponding word line or from the word line to bit line. To accomplish this, the bit line and word line decoders must be capable of sourcing current (when driving a line positive) and sinking current (when pulling the line negative) to account the memory cell's bipolar nature. Consequently, the decoders must be bipolar. For the negative select switches NMOS devices are used and for the positive select switches PMOS switches are used. To reduce layout area and routing, the negative select switches and positive select switches are separately grouped, with a subset of the positive select switches located between subsets of the negative select switches and vice-versa. The connection for the decoder switches are routed to a central hook-up region for connection to the control lines of the cross-point array.
G11C 13/00 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage non couverts par les groupes , ou
G11C 8/08 - Circuits de commande de lignes de mots, p. ex. circuits d'attaque, de puissance, de tirage vers le haut, d'abaissement, circuits de précharge, pour lignes de mots
H01L 23/528 - Configuration de la structure d'interconnexion
13.
DIFFERENTIAL WRITE AND READ FOR SELECTOR ONLY MEMORY
Technology is disclosed for programming selector-only memory cells in a cross-point memory structure. The threshold switching memory element may include, but is not limited to, an Ovonic Threshold Switch (OTS). The memory system removes the effects of Vth drift in the reading of threshold switching memory elements. Each bit of data is written to a pair of selector-only memory cells with opposite polarities so that, when read with the same polarity, one has a high ON threshold and the other has a low ON threshold, but the bits are differentiated by which of the pair of selector-only memory cells has which ON threshold differs. Although the turn on voltage of both the high ON threshold state and the low ON threshold state drifts, they largely drift at the same rate so that a differential read of the memory cell pair can be used over an extended read period.
G11C 7/22 - Circuits de synchronisation ou d'horloge pour la lecture-écriture [R-W]Générateurs ou gestion de signaux de commande pour la lecture-écriture [R-W]
G11C 15/04 - Mémoires numériques dans lesquelles l'information, comportant une ou plusieurs parties caractéristiques, est écrite dans la mémoire et dans lesquelles l'information est lue au moyen de la recherche de l'une ou plusieurs de ces parties caractéristiques, c.-à-d. mémoires associatives ou mémoires adressables par leur contenu utilisant des éléments semi-conducteurs
14.
APPARATUS AND METHODS FOR AMPLIFIER CIRCUITS FOR READING MRAM MEMORY CELLS
An apparatus includes a memory cell including a magnetic memory element coupled in series with a selector element, the memory cell including a first terminal coupled to a word line driver circuit and a second terminal coupled to a bit line driver circuit, and an amplifier circuit comprising an input terminal coupled to the bit line driver circuit, and an output terminal coupled to a current source configured to conduct a read current. The amplifier circuit is configured to amplify a voltage that is based on a difference between a first voltage across the memory cell and a second voltage across the memory cell.
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
15.
DIFFERENTIAL WRITE AND READ FOR SELECTOR ONLY MEMORY
Technology is disclosed for programming selector-only memory cells in a cross-point memory structure. The threshold switching memory element may include, but is not limited to, an Ovonic Threshold Switch (OTS). The memory system removes the effects of Vth drift in the reading of threshold switching memory elements. Each bit of data is written to a pair of selector-only memory cells with opposite polarities so that, when read with the same polarity, one has a high ON threshold and the other has a low ON threshold, but the bits are differentiated by which of the pair of selector-only memory cells has which ON threshold differs. Although the turn on voltage of both the high ON threshold state and the low ON threshold state drifts, they largely drift at the same rate so that a differential read of the memory cell pair can be used over an extended read period.
An apparatus includes memory array having a first memory cell including a first two-terminal element having first and second threshold voltages, a second memory cell including a second two-terminal element having third and fourth threshold voltages, and a control circuit coupled to the memory array. The control circuit is configured to cause the first two-terminal element to have the first threshold voltage, and cause the second two-terminal element to have either the third threshold voltage or the fourth threshold voltage, apply a third voltage signal that increases at a first ramp rate to the first memory cell and the second memory cell, determine that the first memory cell switches from a non-conducting state to a conducting state, and read the second memory cell using the third voltage signal a first predetermined delay time after the first memory cell switches from the non-conducting state to the conducting state.
Multi-stage charge pumps use a modular structure in which each stage include a pair of legs, or current paths, between the stage input and the stage output. Each leg includes a stage boosting capacitor having a first plate connected to the current path and a second plate connected to receive one of a pair of non-overlapping clock signals. Each leg has an NMOS charge transfer switch connected between the stage input and the first plate of the stage boosting capacitor and a PMOS charge transfer switch connected between the first plate of the stage boosting capacitor and the stage output. To reduce charge pump area, the NMOS and PMOS charge transfer switches are formed to have a same resistance value when in an on state, where to achieve this the NMOS charge transfer switches are formed with wider control gates than the PMOS charge transfer switches.
G11C 11/404 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c.-à-d. cellules dynamiques avec régénération de la charge commune à plusieurs cellules de mémoire, c.-à-d. rafraîchissement externe avec une porte à transfert de charges, p. ex. un transistor MOS, par cellule
G11C 11/4096 - Circuits de commande ou de gestion d'entrée/sortie [E/S, I/O] de données, p. ex. circuits pour la lecture ou l'écriture, circuits d'attaque d'entrée/sortie ou commutateurs de lignes de bits
H10B 41/20 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
H10B 41/41 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région de circuit périphérique de régions de mémoire comprenant un transistor de sélection de cellules, p. ex. NON-ET
H10B 41/50 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région limite entre la région noyau et la région de circuit périphérique
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
18.
TEMPERATURE MEASUREMENT DEVICE FOR MEASURING A SURFACE TEMPERATURE OF A SEMICONDUCTOR PACKAGE
A semiconductor package includes at least one internal temperature sensor to detect an operating temperature of the semiconductor package. The operating temperature is based on a surface temperature of an enclosure of the semiconductor package. As such, the at least one internal temperature sensor is positioned within a cavity defined by the enclosure to measure the temperature of the enclosure. The at least one internal temperature sensor can be coupled to an inner side of the enclosure or it can be proximate to the enclosure. Temperature measurements provided by the at least one internal temperature sensor are used to determine whether the semiconductor package is operating within operating temperature ranges specified by one or more standards.
H01L 23/34 - Dispositions pour le refroidissement, le chauffage, la ventilation ou la compensation de la température
H01L 21/66 - Test ou mesure durant la fabrication ou le traitement
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
19.
HIGH BANDWIDTH FLASH MEMORY CONTAINING A STACK OF BONDED LOGIC AND MEMORY DIE ASSEMBLIES AND METHODS FOR FORMING THE SAME
A method of forming a semiconductor includes bonding a first memory die to a first memory-controller die to form a first bonded assembly, bonding second memory die to a second memory-controller die to form a second bonded assembly, and bonding the first bonded assembly to the second bonded assembly to form a memory stack.
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
20.
APPARATUS AND METHODS FOR REDUCING NEAR-NEAR - FAR-FAR MEMORY CELL RESISTANCE DIFFERENCES IN MEMORY ARRAYS
An apparatus includes a first memory cell coupled between a first word line and a first bit line and series coupled with a first word line resistance and first bit line resistance, and a second memory cell coupled between a second word line and a second bit line and series coupled with a second word line resistance and second bit line resistance. The first memory cell includes a first hard mask including a first hard mask material having a first resistivity, and the second memory cell includes a second hard mask including a second hard mask material having a second resistivity lower than the first resistivity. The first hard mask is configured to compensate for a difference between a first sum of the first word line resistance and the first bit line resistance and a second sum of the second word line resistance and the second bit line resistance.
A data storage device and method are provided for accommodating data of a third-party system. In one embodiment, a data storage device is provided comprising a memory and one or more processors. The one or more processors, individually or in combination, are configured to: receive data from a graphics processing unit (GPU) of a host; segregate the data; determine whether the host is pre-approved for a capacity condition; and in response to determining that the host is pre-approved for the capacity condition: associate the segregated data per a pre-approved destination; and consolidate logical-to-physical address entry updates into a logical-to-physical address data structure. Other embodiments are provided.
A first integrated line-and-via structure includes a first via portion embedded within at least one via-level dielectric layer and a first line portion embedded within a lower portion of a dielectric matrix that contacts a top surface of the at least one via-level dielectric layer within a first horizontal plane. The first integrated line-and-via structure includes a first metallic barrier liner and a first main metal portion including a planar portion having sidewalls in direct contact with first surface segments of the dielectric matrix. A second integrated line-and-via structure includes a second via portion contacting the first line portion and further includes a second line portion adjoined to a top end of the second via portion.
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/528 - Configuration de la structure d'interconnexion
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/30 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire
H10B 41/40 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région de circuit périphérique
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/30 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
23.
In-place refresh techniques for non-volatile memory devices
The memory device includes a memory block that includes an array of memory cells that are arranged in a plurality of word lines. The memory device also includes circuitry for programming the memory cells of the memory block. The circuitry is configured to program the memory cells of the memory block to a single bit per memory cell storage format that includes a first data state and a second data state that is at a higher threshold voltage range than the first data state. In response to the memory cells experiencing data retention stress that causes the memory cells in the second data state to fall, the circuitry is configured to perform an in-place programming operation on a selected word line of the plurality of word lines. The in-place programming operation includes the circuitry programming the memory cells in the second data state to higher threshold voltages.
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
G11C 29/50 - Test marginal, p. ex. test de vitesse, de tension ou de courant
24.
MAGNETORESISTIVE MEMORY DEVICES INCLUDING DUAL FREE LAYERS AND METHODS FOR MAKING AND OPERATING THE SAME
A magnetoresistive memory cell includes a magnetic polarizer layer having a hard magnetization along a hard magnetization direction, a first magnetic tunnel junction located on a first side of the magnetic polarizer layer and including a first reference layer having a first side facing the magnetic polarizer layer, a first free layer facing a second side of the first reference layer, and a first tunnel barrier layer located between the first free layer and the first reference layer. The memory cell also includes a second magnetic tunnel junction located on a second side of the magnetic polarizer layer and including a second reference layer having a second side facing the magnetic polarizer layer, a second free layer facing a first side of the second reference layer, and a second tunnel barrier layer located between the second free layer and the second reference layer.
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p. ex. de tension, de courant, de phase, de fréquence
H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
Technology for reading memory cells in a cross-point memory array. Each memory cell has a threshold switching selector in series with a programmable resistance memory element. The memory system applies a step voltage pulse during a current force read of programmable resistance memory cells in a cross-bar memory array. In an aspect, the step voltage pulse is used to switch on the threshold switching selector. In an aspect, the step voltage pulse is applied after the threshold switching selector switches on when a snapback current may be present. In an aspect, the step voltage pulse is applied after the snapback current has dissipated.
A non-volatile memory stores data in non-volatile memory cells by programming the non-volatile memory cells to a set of data states. Data stored in the non-volatile memory cells is read by sensing for a set of read reference levels for the data states. The read reference levels are adjusted based on performing sense operations at incrementally higher threshold voltages and counting a number of memory cells newly turning on at each sense operation performed until the sooner of a maximum number of sense operations or the count of number of memory cells newly turning on during a current sense operation is greater than the count of number of memory cells newly turning on during a previous sense operation. The system then identifies a valley in the number of memory cells newly turning on and adjusts one or more read reference levels based on the identified valley.
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
27.
CIRCUIT SNAPBACK AND CHARGE DIVERSION FOR CROSS-POINT ARRAYS
Technology for reading memory cells in a cross-point memory array. Each memory cell may have a threshold switching selector in series with a programmable resistance memory element. The memory system has control circuitry adjacent to the cross-bar memory array that is used to generate and deliver currents to the cross-bar memory array. The memory system temporarily provides capacitive isolation of the selected memory cell from capacitance of the adjacent circuitry while the snapback current is present. The memory system provides a discharge path to a node between the control circuitry and the selected memory cell during a period in which the capacitive isolation is removed.
H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
G11C 13/00 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage non couverts par les groupes , ou
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
28.
INTELLIGENT DATA DUPLICATION/BACKUP BASED ON ARTIFICIAL INTELLIGENCE FOR DATA STORAGE DEVICES
A data storage device can include control circuitry configured to: analyze one or more files of a host and one or more files of the data storage device based on content of the one or more files of the host and the one or more files of the data storage device without considering respective file names and folder locations to determine whether files are duplicated between the host and the data storage device; determine a file to back up from the host to the data storage device; analyze an initial portion of content of the file based on machine learning or artificial intelligence; and provide a suggested file name for the file for backup to the data storage device based on the analysis of the initial portion of the content of the file, a file naming convention of the host, or a file naming convention of the data storage device.
G06F 11/14 - Détection ou correction d'erreur dans les données par redondance dans les opérations, p. ex. en utilisant différentes séquences d'opérations aboutissant au même résultat
Technology for reading programmable resistance memory cells in a cross-bar memory array. Each cell has a threshold switching selector in series with a programmable resistance memory element. Each memory cell has a capacitor associated therewith. One of the electrodes of the capacitor may be formed from a conductive region of the cell in contact with the threshold switching selector. When the threshold switching selector turns on the voltage across the memory cell may rapidly drop, thereby resulting in a snapback current. The capacitor is able to absorb at least some of the snapback current to therefore reduce or even eliminate snapback current flow through the memory element.
A data storage device can include control circuitry configured to: receive a write command from a host, wherein data associated with the write command includes one or more game assets relating to a gaming application; determine a first game asset file associated with the data; add one or more logical block addresses (LBAs) associated with the first game asset file and corresponding game asset information to a game asset mapping table; receive a read command from a host, wherein data associated with the read command relates to one or more game assets; determine, based on the game asset mapping table, a second game asset file associated with one or more LBAs associated with the read command; determine game progress associated with the second game asset file; and provide display control instructions to a display unit configured to provide a visual indication relating to the game progress.
A63F 13/77 - Aspects de sécurité ou de gestion du jeu incluant les données relatives aux dispositifs ou aux serveurs de jeu, p. ex. données de configuration, version du logiciel ou quantité de mémoire
An apparatus includes a mirror circuit connected to a comparator core. The comparator core is configured to compare voltages of first and second terminals at sample times determined by a first clock signal. The mirror circuit is connected to the first and second terminals and is driven by a second clock signal that is in anti-phase with the first clock signal.
H03K 5/24 - Circuits présentant plusieurs entrées et une sortie pour comparer des impulsions ou des trains d'impulsions entre eux en ce qui concerne certaines caractéristiques du signal d'entrée, p. ex. la pente, l'intégrale la caractéristique étant l'amplitude
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
32.
CIRCUIT SNAPBACK AND CHARGE DIVERSION FOR CROSS-POINT ARRAYS
Technology for reading memory cells in a cross-point memory array. Each memory cell may have a threshold switching selector in series with a programmable resistance memory element. The memory system has control circuitry adjacent to the cross-bar memory array that is used to generate and deliver currents to the cross-bar memory array. The memory system temporarily provides capacitive isolation of the selected memory cell from capacitance of the adjacent circuitry while the snapback current is present. The memory system provides a discharge path to a node between the control circuitry and the selected memory cell during a period in which the capacitive isolation is removed.
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
33.
PROGRAM TIME IMPROVEMENT FOR NAND DIE WITH COARSE BITSCAN DURING PROGRAM-VERIFY
A memory apparatus is provided and includes memory cells configured to retain a threshold voltage corresponding to data states. The memory cells are disposed in memory holes each connected to bit lines. Each of the bit lines is coupled to one of a plurality of sense amplifiers arranged in tiers. A control means is configured to program the memory cells in each of a plurality of program iterations of a program operation. The control means counts a failure quantity of a group of the memory cells having the threshold voltage below one of a plurality of verify voltages associated with one of the data states targeted for the memory cells in each of a plurality of verify iterations of a program operation. The count is a coarse count not separately counting the memory cells coupled with ones of the plurality of sense amplifiers of one or more of the tiers.
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
In the context of an electronic storage device such as a solid-state drive, a heat-mitigating enclosure includes one or more thermal conduction inhibitor interposed in the respective top or bottom enclosing structure and positioned between a relatively high-temperature electronic component such as an ASIC controller and/or PMIC of a corresponding PCB and a relatively low-temperature electronic component such as NAND memory. Such a thermal conduction inhibitor may include one or more through-hole through the enclosure structure and/or a recess extending into the enclosure structure, with or without a low thermal conductivity material embedded therein.
The memory device includes a memory block with an array of memory cells that are arranged in a plurality of word lines and memory holes. The memory device also includes circuitry for programming the memory cells of a selected word line of the plurality of word lines to a single bit per memory cell format. The circuitry is configured to, in a first program loop, apply a programming pulse to the selected word line and then conduct a verify operation. Then, without pre-charging the memory holes after the verify operation of the first program loop, in a second program loop, the circuitry is configured to apply a programming pulse to the selected word line and then conduct a verify operation.
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
G11C 16/10 - Circuits de programmation ou d'entrée de données
36.
STEP VOLTAGE DURING CURRENT FORCE READ OF PROGRAMMABLE RESISTANCE MEMORY CELL WITH THRESHOLD SWITCHING SELECTOR
Technology for reading memory cells in a cross-point memory array. Each memory cell has a threshold switching selector in series with a programmable resistance memory element. The memory system applies a step voltage pulse during a current force read of programmable resistance memory cells in a cross-bar memory array. In an aspect, the step voltage pulse is used to switch on the threshold switching selector. In an aspect, the step voltage pulse is applied after the threshold switching selector switches on when a snapback current may be present. In an aspect, the step voltage pulse is applied after the snapback current has dissipated.
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
37.
DATA STORAGE MANAGEMENT BASED ON USER CALENDAR EVENTS
A host system configured to manage data storage can include one or more processors, individually or in combination, configured to: determine a calendar event associated with a user that is expected to use data storage on storage media of the host system; determine at a specified time before a start time of the calendar event whether an amount of available storage on the storage media satisfies a threshold amount; and in response to determining that the amount of available storage on the storage media does not satisfy the threshold amount: identify one or more files to back up to one or more of a cloud server or an external data storage device; copy the one or more files to one or more of the cloud server or the external data storage device; and delete the one or more files from the storage media.
G06F 11/14 - Détection ou correction d'erreur dans les données par redondance dans les opérations, p. ex. en utilisant différentes séquences d'opérations aboutissant au même résultat
To program MRAM memory cells current must flow from the memory cell's corresponding bit line to its corresponding word line or from the word line to bit line. To accomplish this, the bit line and word line decoders must be capable of sourcing current (when driving a line positive) and sinking current (when pulling the line negative) to account the memory cell's bipolar nature. Consequently, the decoders must be bipolar. For the negative select switches NMOS devices are used and for the positive select switches PMOS switches are used. To reduce layout area and routing, the negative select switches and positive select switches are separately grouped, with a subset of the positive select switches located between subsets of the negative select switches and vice-versa. The connection for the decoder switches are routed to a central hook-up region for connection to the control lines of the cross-point array.
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
39.
NON-VOLATILE MEMORY WITH USAGE DEPENDENT SUSPEND RESUME
A non-volatile memory is capable of suspending a programming process before completion to perform a read (or other) process. When resuming the suspended programming process, a magnitude of a next program voltage pulse is set to be a voltage magnitude of a previous program voltage pulse plus a nominal increment adjusted by a voltage offset in response to the programming process being suspended for greater than a first time period. The magnitude of the next program voltage pulse is set to be the voltage magnitude of the previous program voltage pulse plus the nominal increment in response to the programming process being suspended for less than the first time period. The voltage offset and the first time period are set based on usage of the non-volatile memory (e.g., based on number of program-erase cycles performed).
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
An apparatus includes control circuits configured to connect to a memory structure. The control circuits are configured to receive a write request that includes a logical address with write data corresponding to the logical address, encrypt the write data to obtain encrypted write data and map the logical address to a physical address in the memory structure. The control circuits are further configured to delay output of the physical address by a delay period to align output of the physical address and the encrypted write data.
A semiconductor controller includes a controller semiconductor die having an integrated thermal interface material layer, or TIM formed on top of the die. In embodiments, the controller semiconductor die may be mounted on a substrate, for example in a flip-chip configuration. Thereafter, the TIM may be positioned on an upper surface of the controller semiconductor die and the TIM and controller semiconductor die may be positioned within a mold chase for encapsulation in mold compound. After encapsulation, the TIM may be exposed in an upper surface of the encapsulated controller semiconductor die.
H01L 23/373 - Refroidissement facilité par l'emploi de matériaux particuliers pour le dispositif
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
Technology for reading programmable resistance memory cells in a cross-bar memory array. Each cell has a threshold switching selector in series with a programmable resistance memory element. Each memory cell has a capacitor associated therewith. One of the electrodes of the capacitor may be formed from a conductive region of the cell in contact with the threshold switching selector. When the threshold switching selector turns on the voltage across the memory cell may rapidly drop, thereby resulting in a snapback current. The capacitor is able to absorb at least some of the snapback current to therefore reduce or even eliminate snapback current flow through the memory element.
G11C 13/00 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage non couverts par les groupes , ou
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
43.
Peer Configuration of Compute Resources Among Data Storage Devices
Example storage systems, storage devices, and methods provide peer configuration of hardware compute resources among peer storage devices. Data storage devices may include hardware circuits, such as graphics processor units, media processor circuits, compute accelerator circuits, and neural processing units, configured for compute operations targeting host data associated with that storage device. One of the storage devices is configured to act as a master storage device for determining firmware configurations for the other storage devices and sending an indication of the firmware image to be used for some operating period. The storage device receiving the firmware image loads the firmware image for the hardware circuit and reboots the hardware circuit to configure it with the firmware image.
Examples include a data storage device controller with one or more electronic processors configured to receive a write command that includes host data to be written to a memory, and service the write command by controlling the memory to write the host data to a primary update block of the memory and a secondary update block of the memory. The one or more electronic processors perform a first targeted enhanced post-write read (EPWR) operation on the primary update block by identifying one or more valid data regions of the primary update block, selectively performing EPWR on the one or more valid data regions of the primary update block, and in response to determining, based on a result of the EPWR performed on the one or more valid data regions, that the one or more valid data regions do not include an uncorrectable error, releasing the secondary update block.
An apparatus includes control circuits configured to connect to word lines that are coupled to NAND strings. The control circuits are configured to detect a defective word line, apply single word line erase voltages to the word lines to erase memory cells of the defective word line and, with the memory cells of the defective word line in an erased state, read data from neighboring memory cells of the NAND strings.
A data storage device and method are disclosed for video frame link-based management and processing. In one embodiment, the data storage devices' one or more processors, individually or in combination, are configured to: receive, from a host, a plurality of image frames, at least some of which have been tagged by the host; store the plurality of image frames in the memory; create a data structure that identifies locations in the memory that store the image frames that have been tagged by the host; receive, from the host, a request to perform an operation on the image frames that have been tagged by the host; use the data structure to retrieve, from the memory, the image frames that have been tagged by the host; and perform the operation on the image frames that have been tagged by the host. Other embodiments are provided.
G06F 16/00 - Recherche d’informationsStructures de bases de données à cet effetStructures de systèmes de fichiers à cet effet
G06F 16/41 - IndexationStructures de données à cet effetStructures de stockage
G06F 16/48 - Recherche caractérisée par l’utilisation de métadonnées, p. ex. de métadonnées ne provenant pas du contenu ou de métadonnées générées manuellement
40 - Traitement de matériaux; recyclage, purification de l'air et traitement de l'eau
Produits et services
Providing a trade-in program for data storage devices; Providing a trade-in program for returned and used products in the field of data storage; Providing customer incentive programs through the issuance and processing of credits to customers for returned and used data storage devices; Retail services, namely, providing a trade-in program for used data storage devices; Promoting the buying, trading, selling and recycling of consumer electronics of others by means of incentive award programs. Providing a recycling program whereby participants are incentivized to recycle by receiving payment or credit in exchange for trading in used data storage devices, computer hardware and peripherals; Recycling of used electronics and computer peripherals; Providing information relating to the recycling of electronics.
48.
MAGNETORESISTIVE MEMORY DEVICES INCLUDING DUAL FREE LAYERS AND METHODS FOR MAKING AND OPERATING THE SAME
A magnetoresistive memory cell includes a magnetic polarizer layer having a hard magnetization along a hard magnetization direction, a first magnetic tunnel junction located on a first side of the magnetic polarizer layer and including a first reference layer having a first side facing the magnetic polarizer layer, a first free layer facing a second side of the first reference layer, and a first tunnel barrier layer located between the first free layer and the first reference layer. The memory cell also includes a second magnetic tunnel junction located on a second side of the magnetic polarizer layer and including a second reference layer having a second side facing the magnetic polarizer layer, a second free layer facing a first side of the second reference layer, and a second tunnel barrier layer located between the second free layer and the second reference layer.
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p. ex. de tension, de courant, de phase, de fréquence
H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
A device structure includes at least one alternating stack of respective insulating layers and respective electrically conductive layers; at least one retro-stepped dielectric material portion; a memory opening vertically extending through each layer within the at least one alternating stack; a memory opening fill structure located in the memory opening and including a vertical stack of memory elements; and a contact via structure including a laterally bulging portion in contact with a first electrically conductive layer, an upper portion, and a lower portion. In one embodiment, each insulating layer may comprise a respective carbon-doped silicate glass layer. In one embodiment, second electrically conductive layers that underlie the first electrically conductive layer may be laterally offset from the lower portion by a greater lateral offset distance than an outermost surface of the laterally bulging portion.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
50.
THREE-DIMENSIONAL MEMORY DEVICE WITH THROUGH-STACK CONTACT VIA STRUCTURES AND METHODS FOR FORMING THE SAME
A device structure includes at least one alternating stack of respective insulating layers and respective electrically conductive layers, at least one retro-stepped dielectric material portion overlying portions of the at least one alternating stack, a memory stack structure vertically extending through each layer within the at least one alternating stack, and a contact via structure including a laterally bulging portion in contact with a first electrically conductive layer of the electrically conductive layers within the at least one alternating stack, an upper portion that vertically extends upward from the laterally bulging portion and through the at least one retro-stepped dielectric material portion, and a lower portion that vertically extends through second electrically conductive layers of the electrically conductive layers that underlie the first electrically conductive layer.
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
51.
THREE-DIMENSIONAL MEMORY CONTAINING ETCH-STOP ISOLATION CAPS OVER LATERAL ISOLATION STRUCTURES AND METHOD OF MAKING THE SAME
A layer stack including a primary contact-level dielectric layer and a contact-level etch-stop dielectric layer over an assembly of an alternating stack of insulating layers and electrically conductive layers and memory opening fill structures. A lateral isolation structure is formed through the layer stack and a subset of the electrically conductive layers. An etch-stop isolation cap is formed over the lateral isolation structure. Drain contact via cavities are formed through at least the layer stack by performing an etch process that etches materials of the layer stack selective to the etch-stop isolation cap. Drain contact via structures are formed in the drain contact via cavities.
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
52.
THREE-DIMENSIONAL MEMORY DEVICE WITH THROUGH-STACK CONTACT VIA STRUCTURES AND METHODS FOR FORMING THE SAME
A device structure includes at least one alternating stack of respective insulating layers and respective electrically conductive layers, the at least one alternating stack includes respective stepped surfaces located in a staircase region, at least one retro-stepped dielectric material portion overlying portions of the at least one alternating stack located in the staircase region, a memory opening vertically extending through each layer within the at least one alternating stack, a memory opening fill structure located in the memory opening, a first contact via structure including a first laterally bulging portion in contact with a first electrically conductive layer of the electrically conductive layers within the at least one alternating stack, and a second contact via structure including a plurality of second laterally bulging portions in contact with a plurality of second electrically conductive layers of the electrically conductive layers within the at least one alternating stack.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
53.
NON-VOLATILE MEMORY WITH EARLY TERMINATION FOR THRESHOLD VOLTAGE TRACKING
A non-volatile memory stores data in non-volatile memory cells by programming the non-volatile memory cells to a set of data states. Data stored in the non-volatile memory cells is read by sensing for a set of read reference levels for the data states. The read reference levels are adjusted based on performing sense operations at incrementally higher threshold voltages and counting a number of memory cells newly turning on at each sense operation performed until the sooner of a maximum number of sense operations or the count of number of memory cells newly turning on during a current sense operation is greater than the count of number of memory cells newly turning on during a previous sense operation. The system then identifies a valley in the number of memory cells newly turning on and adjusts one or more read reference levels based on the identified valley.
A semiconductor device includes a semiconductor controller die and a stack of one or more semiconductor memory dies. In one example, the controller die may have an integrated heat sink window plate, or HSWP, formed on top of the die. In other examples, an uppermost memory die in the stack of memory dies may include an integrated HSWP. The HSWP may be formed on the controller die and/or the memory die at the wafer level.
H01L 23/367 - Refroidissement facilité par la forme du dispositif
H01L 23/373 - Refroidissement facilité par l'emploi de matériaux particuliers pour le dispositif
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
55.
METHOD TO PREVENT DATA THEFT FROM A STORAGE DEVICE
A method for assessing a data access request to a data storage device (DSD) by a computer program, the method comprising: assigning a plurality of queues to a plurality of computer programs, wherein each computer program is configured to authentically access one partition of a plurality of partitions of a non-volatile storage medium of the DSD using one queue of the plurality of queues assigned to that computer program and corresponding to that one partition; receiving, from the computer program, a data access request to access a first partition of the plurality of partitions using a first queue of the plurality of queues; and assessing the data access request by: determining whether the one queue of the plurality of queues corresponding to the first partition is the first queue; and in response to determining the one queue of the plurality of queues corresponding to the first partition is the first queue, determining the first queue is authentic to assess the first partition.
The memory device includes a memory block with an array of memory cells that are arranged in word lines. The memory device also includes circuitry for reading the data in the memory cells. The circuity receives an instruction to read the data of a selected word line and then performs a sensing operation on the selected word line. The circuitry then determines if data of the selected word line includes any errors. If the data of the memory cells of the selected word line contains any errors, the circuitry is configured to perform an error correction operation on the data and send corrected data to the host. If the data of the memory cells of the selected word line does not include any errors, the circuitry is then configured to skip the error correction operation and send uncorrected data to the host.
G11C 29/52 - Protection du contenu des mémoiresDétection d'erreurs dans le contenu des mémoires
G11C 16/28 - Circuits de détection ou de lectureCircuits de sortie de données utilisant des cellules de détection différentielle ou des cellules de référence, p. ex. des cellules factices
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
57.
MAGNETORESISTIVE MEMORY DEVICES INCLUDING DUAL FREE LAYERS AND METHODS FOR MAKING AND OPERATING THE SAME
A magnetoresistive memory cell includes a magnetic polarizer layer having a hard magnetization along a hard magnetization direction, a first magnetic tunnel junction located on a first side of the magnetic polarizer layer and including a first reference layer having a first side facing the magnetic polarizer layer, a first free layer facing a second side of the first reference layer, and a first tunnel barrier layer located between the first free layer and the first reference layer. The memory cell also includes a second magnetic tunnel junction located on a second side of the magnetic polarizer layer and including a second reference layer having a second side facing the magnetic polarizer layer, a second free layer facing a first side of the second reference layer, and a second tunnel barrier layer located between the second free layer and the second reference layer.
G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p. ex. de tension, de courant, de phase, de fréquence
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
A device structure includes at least one alternating stack of respective insulating layers and respective electrically conductive layers; at least one retro-stepped dielectric material portion; a memory opening vertically extending through each layer within the at least one alternating stack; a memory opening fill structure located in the memory opening and including a vertical stack of memory elements; and a contact via structure including a laterally bulging portion in contact with a first electrically conductive layer, an upper portion, and a lower portion. In one embodiment, each insulating layer may comprise a respective carbon-doped silicate glass layer. In one embodiment, second electrically conductive layers that underlie the first electrically conductive layer may be laterally offset from the lower portion by a greater lateral offset distance than an outermost surface of the laterally bulging portion.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
59.
THREE-DIMENSIONAL MEMORY DEVICE WITH THROUGH-STACK CONTACT VIA STRUCTURES AND METHODS FOR FORMING THE SAME
A device structure includes at least one alternating stack of respective insulating layers and respective electrically conductive layers, at least one retro-stepped dielectric material portion overlying portions of the at least one alternating stack, a memory stack structure vertically extending through each layer within the at least one alternating stack, and a contact via structure including a laterally bulging portion in contact with a first electrically conductive layer of the electrically conductive layers within the at least one alternating stack, an upper portion that vertically extends upward from the laterally bulging portion and through the at least one retro-stepped dielectric material portion, and a lower portion that vertically extends through second electrically conductive layers of the electrically conductive layers that underlie the first electrically conductive layer.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
60.
COMPUTE-IN-MEMORY USING NEURAL NETWORKS STORED IN A NON-VOLATILE MEMORY FOR PREDICTIVE BLOCK HEALTH ASSESSMENT OF THE NON-VOLATILE MEMORY
Predictive block health assessment of a non-volatile memory can be performed by storing a pre-trained neural network for this purpose on the memory device itself. As operational errors occur during operation of the memory device, this defect data is saved by the non-volatile memory and used as input data for the neural network to identify and retire potential bad blocks before data loss occurs.
G06F 11/22 - Détection ou localisation du matériel d'ordinateur défectueux en effectuant des tests pendant les opérations d'attente ou pendant les temps morts, p. ex. essais de mise en route
G06N 5/04 - Modèles d’inférence ou de raisonnement
G11C 29/04 - Détection ou localisation d'éléments d'emmagasinage défectueux
G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
G06F 11/07 - Réaction à l'apparition d'un défaut, p. ex. tolérance de certains défauts
09 - Appareils et instruments scientifiques et électriques
42 - Services scientifiques, technologiques et industriels, recherche et conception
Produits et services
USB readers for flash memory cards; USB readers for semiconductor memory devices; Computer hardware for transferring digital files, namely image files and video files; Computer hardware having software and firmware for transferring digital files, namely image files and video files; Software and firmware for transferring image files and video files from flash memory cards; Software and firmware provided on a USB reader for transferring digital files, namely image files and video files. Design and development of USB readers for flash memory cards; Design and development of USB readers for semiconductor memory devices; Electronic storage services for transferring digital files, namely image files and video files.
The memory device includes a memory block with an array of memory cells that are arranged in word lines that are divided into sub-blocks, each of which is associated with an individual read usage threshold. Control circuitry is configured to program the memory cells of the word lines to include data and to perform a plurality of read operations on the word lines of the plurality of sub-blocks and compare a read usage metric associated with a selected sub-block of the plurality of sub-blocks to the read usage threshold that is associated with the selected sub-block. In response to the read usage metric exceeding the read usage threshold, the control circuitry is configured to perform a read refresh operation on the selected sub-block. The individual read usage thresholds associated with the sub-blocks are based on vulnerabilities of the memory cells in the sub-blocks to read disturb.
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
63.
Data Storage Device and Method for Writing Updates to a Host Memory Buffer Using Assistance from a Host
A data storage device and method are disclosed for writing updates to a host memory buffer using assistance from a host. In one embodiment, a data storage device is provided comprising a memory and one or more processors. The one or more processors, individually or in combination, are configured to: write data in a first location in the host memory buffer, wherein the first location is allocated for exclusive use by the data storage device; and write a plurality of updates to the data in a second location in the host memory buffer using one-way traffic on a bus between the data storage device and the host, wherein the second location is allocated for host memory buffer updates. The host is configured to copy the plurality of updates from the second location to the first location. Other embodiments are provided.
A semiconductor device includes a stack of semiconductor dies mounted on a substrate. The stack may be offset to allow wire bonding of the dies to each other and the substrate. The stack may further include a thermal relief layer mounted between semiconductor dies at or near the middle of the stack to withdraw heat from semiconductor dies at and/or near the middle of in the stack.
H01L 23/367 - Refroidissement facilité par la forme du dispositif
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
H01L 23/373 - Refroidissement facilité par l'emploi de matériaux particuliers pour le dispositif
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
A memory apparatus includes memory cells each configured to retain a threshold voltage corresponding to one of a plurality of data states. The memory cells are grouped into a plurality of blocks storing data arranged in a plurality of pages. The memory apparatus also includes a control means configured to perform a readout the plurality of pages of the data of a first one of the plurality of blocks of the memory cells. The control means is further configured to program at least one of the plurality of pages of the data to a second one of the plurality of blocks. The control means is also configured to refresh a remainder of the plurality of pages other than the at least one of the plurality of pages in place in the first one of the plurality of blocks.
A semiconductor device includes one or more semiconductor dies mounted on a substrate and electrically coupled to the substrate for example using bond wires. In accordance with aspects of the present technology, a film layer may thereafter be applied over the one or more semiconductor dies and bond wires. In one example, the one or more semiconductor dies may include a stack of memory dies. In this example, a controller die or other component may be mounted on top of the film layer. In another example, the one or more semiconductor dies may include a controller die mounted directly to the substrate. In this example, a stack of one or more memory dies may be mounted on top of the film layer.
H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des sous-classes , , , , ou , p. ex. circuit hybrides
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/29 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par le matériau
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
67.
THREE-DIMENSIONAL MEMORY CONTAINING ETCH-STOP ISOLATION CAPS OVER LATERAL ISOLATION STRUCTURES AND METHOD OF MAKING THE SAME
A layer stack including a primary contact-level dielectric layer and a contact-level etch-stop dielectric layer over an assembly of an alternating stack of insulating layers and electrically conductive layers and memory opening fill structures. A lateral isolation structure is formed through the layer stack and a subset of the electrically conductive layers. An etch-stop isolation cap is formed over the lateral isolation structure. Drain contact via cavities are formed through at least the layer stack by performing an etch process that etches materials of the layer stack selective to the etch-stop isolation cap. Drain contact via structures are formed in the drain contact via cavities.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
68.
THREE-DIMENSIONAL MEMORY DEVICE WITH THROUGH-STACK CONTACT ASSEMBLIES AND METHODS FOR FORMING THE SAME
A device structure includes an alternating stack of insulating layers and electrically conductive layers. The alternating stack includes a staircase region. A retro-stepped dielectric material portion overlies the alternating stack in the staircase region. A contact assembly includes a layer contact via structure and a finned support assembly. The layer contact via structure vertically extends through the retro-stepped dielectric material portion and includes a contoured bottom surface that includes an annular surface segment that contacts an annular top surface segment of a first electrically conductive layer of the electrically conductive layers. The finned support assembly contacts central surface segments of the contoured bottom surface of the layer contact via structure.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
69.
THREE-DIMENSIONAL MEMORY DEVICE WITH THROUGH-STACK CONTACT ASSEMBLIES AND METHODS FOR FORMING THE SAME
A device structure includes an alternating stack of insulating layers and electrically conductive layers. The alternating stack includes a staircase region. A retro-stepped dielectric material portion overlies the alternating stack in the staircase region. A contact assembly includes a layer contact via structure and a finned support assembly. The layer contact via structure vertically extends through the retro-stepped dielectric material portion and includes a contoured bottom surface that includes an annular surface segment that contacts an annular top surface segment of a first electrically conductive layer of the electrically conductive layers. The finned support assembly contacts central surface segments of the contoured bottom surface of the layer contact via structure.
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
70.
READ REFRESH TECHNIQUES FOR NONVOLATILE MEMORY DEVICES
The memory device includes a plurality of programmed memory blocks containing data and at least one spare memory block that does not contain data. The memory device also includes control circuitry that is configured to perform a plurality of read operations on the programmed memory blocks. Without having reprogrammed the memory cells of any of the plurality of programmed memory blocks, the circuitry is configured to detect a trigger event. In response to detecting the trigger event, the circuitry is configured to relocate data from a selected memory block of the plurality of programmed memory blocks to the at least one spare memory block so that the at least one spare memory block becomes a programmed memory block and then erase the selected memory block so that the selected memory block becomes a new spare memory block.
A data storage device and method are provided for video processing and video frame searching using a key-value. In one embodiment, a data storage device is provided comprising a memory and one or more processors. The one or more processors, individually or in combination, are configured to: extract metadata of at least one video frame of a plurality of video frames stored as a single value in a location in the memory that is addressed by a key instead of by a logical block address; perform a post-processing operation on one or more video frames of the plurality of video frames according to the extracted metadata; and store the plurality of video frames and a result of the post-processing operation in a location in the memory that is addressed by a logical block address instead of by a key. Other embodiments are provided.
G06F 12/06 - Adressage d'un bloc physique de transfert, p. ex. par adresse de base, adressage de modules, extension de l'espace d'adresse, spécialisation de mémoire
G06F 16/783 - Recherche de données caractérisée par l’utilisation de métadonnées, p. ex. de métadonnées ne provenant pas du contenu ou de métadonnées générées manuellement utilisant des métadonnées provenant automatiquement du contenu
72.
SEMICONDUCTOR PACKAGE HAVING A SEMICONDUCTOR DIE LAYER
A semiconductor die layer for a semiconductor package includes a first semiconductor die and a second semiconductor die adjacent the first semiconductor die. The first and second semiconductor dies are joined together by a filling material located between the dies. First and second RDLs are provided on first and second surfaces of the semiconductor die layer. Each RDL includes traces that enable the first semiconductor die to be directly coupled to the second semiconductor die, thereby eliminating the need for a silicon interposer. Vias are provided in the filling material and enable vertical communication between different semiconductor die layers that are included in the semiconductor package. Solder balls are provided on the second RDL and enable a semiconductor die layer to be directly coupled to a PCB or another semiconductor die layer.
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des sous-classes , , , , ou , p. ex. circuit hybrides
73.
Data storage device and method for classifying a set of continuous wordlines as an outlier band in an open block
A data storage device groups a set of continuous wordlines crossing a data retention threshold together as a band. The set of continuous wordlines are in an open block in the memory. The data storage device then determines whether a number of continuous wordlines in the set is greater than a threshold. If the number of continuous wordlines in the set is greater than the threshold, the data storage device classifies the set of continuous wordlines as an outlier band in the open block.
A memory apparatus includes memory cells connected word lines. The memory cells are configured to store a threshold voltage corresponding to data states and are disposed in memory holes coupled to bit lines. A control means is configured to apply program pulses to selected ones of the word lines. Following each of the program pulses and for each one of the memory cells, the control means determines whether the threshold voltage of the one of the memory cells detected exceeds a lower verify level and a higher verify level of one of the data states targeted while applying one of a plurality of verify bit line voltages to ones of the bit lines coupled to the memory cells being programmed. The one of the plurality of verify bit line voltages is selected based on the threshold voltage of the one of the memory cells.
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
G11C 16/10 - Circuits de programmation ou d'entrée de données
75.
Data Storage Device and Method for Defining Caching Layers Based on Cache Attributes
A data storage device and method are disclosed for defining caching layers based on cache attributes. In one embodiment, a data storage device is provided comprising a non-volatile memory, a plurality of caches, and one or more processors. The one or more processors, individually or in combination, are configured to: receive a command from a host to read data from the non-volatile memory; select a cache from the plurality of caches based on at least one cache attribute other than speed; read the data from the non-volatile memory; and store the data in the selected cache. Other embodiments are provided.
Embodiments disclosed herein are directed to techniques aimed at managing interference in a 3D NAND memory with a split or multiple channel configuration. Specially, it addresses the issue of program interference, where a programmed memory cell experiences disturbance from another cell within a closely configured environment.
The memory device includes a memory block that has an array of memory cells that are arranged in a plurality of word lines. The memory device also has control circuitry that is configured to program the memory cells of a selected word line in at least one program loop. The at least one program loop includes a programming pulse and a verify operation. During the verify operation, the control circuitry is configured to apply a read pass voltage to a plurality of unselected word lines of the plurality of word lines. The read pass voltage is negative to make the memory cells of the unselected word lines conductive to holes.
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
78.
ELECTRONIC DEVICE HAVING A DOUBLE-WALLED HOUSING THAT ACTS AS A THERMAL BARRIER
A double-walled housing of an electronic device includes an outer wall and an inner wall that is surrounded by the outer wall. The outer wall has a first surface and a second surface. The inner wall also has a first surface and a second surface and directly contains electronic components of the electronic device. The second surface of the outer wall is spaced apart from the first surface of the inner wall and define a cavity. The cavity is vacuum sealed and/or includes an insulating material, which causes the cavity to act as a thermal barrier. The thermal barrier reduces an amount of heat that is transferred from the electronic components of the electronic device to the outer wall of the double-walled housing. As a result, a touch-point temperature of the first surface of the outer wall is reduced when compared with conventional housings.
A device structure includes an alternating stack of insulating layers and electrically conductive layers. The alternating stack includes a staircase region. A retro-stepped dielectric material portion overlies the alternating stack in the staircase region. A contact assembly includes a layer contact via structure and a finned support assembly. The layer contact via structure vertically extends through the retro-stepped dielectric material portion and includes a contoured bottom surface that includes an annular surface segment that contacts an annular top surface segment of a first electrically conductive layer of the electrically conductive layers. The finned support assembly contacts central surface segments of the contoured bottom surface of the layer contact via structure.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
80.
THREE-DIMENSIONAL MEMORY DEVICE WITH THROUGH-STACK CONTACT ASSEMBLIES AND METHODS FOR FORMING THE SAME
A device structure includes an alternating stack of insulating layers and electrically conductive layers. The alternating stack includes a staircase region. A retro-stepped dielectric material portion overlies the alternating stack in the staircase region. A contact assembly includes a layer contact via structure and a finned support assembly. The layer contact via structure vertically extends through the retro-stepped dielectric material portion and includes a contoured bottom surface that includes an annular surface segment that contacts an annular top surface segment of a first electrically conductive layer of the electrically conductive layers. The finned support assembly contacts central surface segments of the contoured bottom surface of the layer contact via structure.
H01L 23/528 - Configuration de la structure d'interconnexion
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
81.
THREE-DIMENSIONAL MEMORY DEVICE WITH LATERALLY INTEGRATED ACCESS TRANSISTORS AND METHOD OF MAKING THE SAME
A device includes a three-dimensional array of unit cells. Each of the unit cells includes an access field effect transistor including a first horizontally-extending semiconductor channel, a drain region, a first gate dielectric, and a first gate electrode; and a memory field effect transistor including a second horizontally-extending semiconductor channel, a source region, a second gate dielectric, and a second gate electrode. The second gate dielectric includes a memory dielectric material having at least two programmable states. In one embodiment, a doped semiconductor material portion is located between the first horizontally-extending semiconductor channel and with the second horizontally-extending semiconductor channel.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 51/10 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par la configuration vue du dessus
H10B 51/20 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 53/10 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la configuration vue du dessus
H10B 53/20 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
82.
THREE-DIMENSIONAL MEMORY DEVICE WITH LATERALLY INTEGRATED ACCESS TRANSISTORS AND METHOD OF MAKING THE SAME
A device structure includes a three-dimensional array of unit cells containing vertical stacks of the unit cells arranged along a vertical direction. Each of the unit cells includes an access field effect transistor containing a set of semiconductor material portions that includes a horizontally-extending semiconductor channel and a storage device having a first electrode electrically connected to a sidewall of the set of semiconductor material portions, a second electrode that is spaced from the access field effect transistor, and a memory layer located between the first electrode and the second electrode. Alternatively, the storage device may be a memory field effect transistor containing a ferroelectric or charge trapping gate dielectric layer.
H10B 53/20 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 51/10 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par la configuration vue du dessus
H10B 51/20 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 53/10 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la configuration vue du dessus
83.
THREE-DIMENSIONAL MEMORY DEVICE WITH LATERALLY INTEGRATED ACCESS TRANSISTORS AND METHOD OF MAKING THE SAME
A device structure includes a three-dimensional array of unit cells containing vertical stacks of the unit cells arranged along a vertical direction. Each of the unit cells includes an access field effect transistor containing a set of semiconductor material portions that includes a horizontally-extending semiconductor channel and a storage device having a first electrode electrically connected to a sidewall of the set of semiconductor material portions, a second electrode that is spaced from the access field effect transistor, and a memory layer located between the first electrode and the second electrode. Alternatively, the storage device may be a memory field effect transistor containing a ferroelectric or charge trapping gate dielectric layer.
H10B 51/20 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 51/10 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par la configuration vue du dessus
84.
THREE-DIMENSIONAL MEMORY DEVICE CONTAINING TOP SOURCE CONTACT TO DOPED SEMICONDUCTOR SOURCE TIPS AND METHODS FOR FORMING THE SAME
An alternating stack of insulating layers and spacer material layers is formed over a substrate. The spacer material layers are formed as, or are subsequently replaced with, electrically conductive layers. A memory opening is formed through the alternating stack. A memory material layer, a semiconductor source structure, a vertical semiconductor channel, a dielectric core, and a drain region are formed in the memory opening. Dopants in the semiconductor source structure are activated after formation of the drain region. Subsequently, the substrate and a bottom portion of the memory film are removed and a metallic source layer is formed on the semiconductor source structure.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
85.
THREE-DIMENSIONAL MEMORY DEVICE WITH LATERALLY INTEGRATED ACCESS TRANSISTORS AND METHOD OF MAKING THE SAME
A device includes a three-dimensional array of unit cells. Each of the unit cells includes an access field effect transistor including a first horizontally-extending semiconductor channel, a drain region, a first gate dielectric, and a first gate electrode; and a memory field effect transistor including a second horizontally-extending semiconductor channel, a source region, a second gate dielectric, and a second gate electrode. The second gate dielectric includes a memory dielectric material having at least two programmable states. In one embodiment, a doped semiconductor material portion is located between the first horizontally-extending semiconductor channel and with the second horizontally-extending semiconductor channel.
A data storage device and method are disclosed for bypassing a read-only mode to allow user data backup. In one embodiment, a data storage device is provided comprising a memory and one or more processors. The one or more processors, individually or in combination, are configured to: enter a read-only mode, wherein the read-only mode prevents performance of a write operation needed for a host to boot and back-up data stored in the memory; receive a command from a host to bypass the read-only mode; and in response to receiving the command, bypass the read-only mode to allow performance of the write operation needed for the host to boot and back-up data stored in the memory. Other embodiments are provided.
G06F 11/00 - Détection d'erreursCorrection d'erreursContrôle de fonctionnement
G06F 11/14 - Détection ou correction d'erreur dans les données par redondance dans les opérations, p. ex. en utilisant différentes séquences d'opérations aboutissant au même résultat
87.
Supporting mixed read in non-volatile memory controller
When a memory system supports different read modes with different read latencies, such as reference read and self-referenced read, read data conflicts can occur for data returned from the memory cells in response to the issued read commands. To support such mixed read modes, embodiments for the memory controller can include separate queues for fast read commands and slow read commands and coordinate the issuing of the two command types. A mixed read coordinator can track issued slow read commands and determine whether a fast read command can be issued. The issued commands are ordered such that they are correctly associated with the read data returned from the memory cells.
A memory device includes an alternating stack of insulating layers and electrically conductive layers, and having a staircase region, a vertical stack of memory elements vertically extending through the alternating stack, and a contact assembly. The contact assembly includes a layer contact via structure containing an upper portion and a lower portion having a smaller width than the upper portion, where the upper portion contacts a sidewall of an opening through a first electrically conductive layer of the electrically conductive layers in the staircase region, and the lower portion extends below the first electrically conductive layer, and a dielectric base containing a dielectric material and contacting an additional electrically conductive layer which underlies the first electrically conductive layer.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
89.
Data Storage Device and Method for Thermal Management Through Command Selection
A data storage device and method are disclosed for thermal management through command selection. In one embodiment, a data storage device is provided comprising a memory and one or more processors. The one or more processors, individually or in combination, are configured to: determine whether a temperature of the memory and/or a temperature of the one or more processors is above a threshold temperature; in response to determining that only the temperature of the memory is above the threshold temperature, execute a command whose execution uses relatively-more involvement of the one or more processors and relatively-less involvement of the memory; and in response to determining that only the temperature of the one or more processors is above the threshold temperature, execute a command whose execution uses relatively-more involvement of the memory and relatively-less involvement of the one or more processors. Other embodiments are provided.
Recurrent Neural Networks (RNNs) wherein a non-volatile memory (NVM) array provides a memory bank for the RNN. The RNN may be a Neural Turning Machine (NTM) and the memory bank may be an NTM matrix stored in the NVM array. In some examples, an NTM controller sets the size of the NTM matrix based on a storage access granularity of the NVM array. For instance, if the NVM reads and writes data in flash memory unit (FMUs), the NTM controller sets the size of the NTM matrix to correspond to the size of an integer number of FMUs. In some examples, the NVM array includes on-chip NTM circuitry configured to perform at least some NTM read head and write head operations. Threshold-based processing is described that can reduce an amount of NTM data read from the NVM array. In other examples, volatile memory is employed rather than an NVM array.
An apparatus is provided that includes a NAND string including a first memory cell coupled to a first word line, and a control circuit coupled to the NAND string. The control circuit is configured to apply a verify voltage to the first word line, perform a verify test on the first memory cell to sense a hole conduction current, and perform a program operation on the first memory cell without performing a pre-charge operation.
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/10 - Circuits de programmation ou d'entrée de données
92.
NON-VOLATILE MEMORY WITH LOCATION DEPENDENT BITLINE VOLTAGE DURING PROGRAM-VERIFY FOR CURRENT SENSING COMPENSATION
A non-volatile storage apparatus programs memory cells, including performing program-verify. The performing program-verify comprises applying location dependent bit line voltages to the bit lines connected to the memory cells. The location dependent bit line voltages are different in voltage magnitude for different locations based on distance from bit line drivers connected to the bit lines. The memory cells are read by applying, regardless of location, a common bit line voltage to the bit lines that is higher in voltage magnitude than the any of the location dependent bit line voltages. In one example implementation, the read process is used to perform in-memory vector-matrix multiplication.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
93.
APPARATUS AND METHODS FOR DECODER MODULE ARCHITECTURES FOR NON-VOLATILE MEMORY
A non-volatile memory includes a memory array including non-volatile memory cells and a first decoder module coupled to the memory array. The first decoder module includes word line decoders coupled to the non-volatile memory cells, bit line decoders coupled to the non-volatile memory cells, a first cluster including a first set of the word line decoders and the bit line decoders, a second cluster including a second set of the word line decoders and the bit line decoders, and a region surrounding and separating the first cluster and the second cluster. The first set of the word line decoders and the bit line decoders abut one another and the second set of the word line decoders and the bit line decoders abut one another.
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
A data storage device and method are disclosed for transaction recovery using extra timeout. In one embodiment, a data storage device is provided comprising a memory and one or more processors. The one or more processors, individually or in combination, are configured to: receive a command from a host, wherein the command is associated with a timeout window; begin processing the command; and after beginning processing the command but prior to expiration of the timeout window: determine that the command will not be completed prior to expiration of the timeout window; and send a request to the host for an extension of the timeout window. Other embodiments are provided.
G06F 11/14 - Détection ou correction d'erreur dans les données par redondance dans les opérations, p. ex. en utilisant différentes séquences d'opérations aboutissant au même résultat
The memory device includes a memory block with an array of memory cells that are arranged in a plurality of word lines. The plurality of word lines includes a plurality of selected word lines that contain selected memory cells to be erased. The memory device also includes circuitry for erasing the selected memory cells in an erase operation. During the erase operation, the circuitry is configured to apply at least one erase pulse to the memory block to erase the selected memory cells. The circuitry is also configured to suspend the at least one erase pulse for a suspend duration. After the suspend duration and before applying a next erase pulse to the memory block, the circuitry is configured to perform an erase-verify operation on only a portion of the selected memory cells.
G11C 16/16 - Circuits pour effacer électriquement, p. ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p. ex. des réseaux, des mots, des groupes
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
96.
IMPLEMENTATION OF HIERARCHICAL NAVIGABLE SMALL WORLD (HNSW) SEARCH TECHNIQUES USING NAND MEMORY
To accelerate search speeds for approximate nearest neighbor searches of vector databases, compute-in-memory techniques using NAND memory structures are introduced. For each element of the database, a kernel of its M nearest neighbors is determined. For each vector of the database, both the vector and its kernel are programmed in the arrays of a NAND memory based accelerator card, so that the vectors will be written into the memory arrays both as themselves and also in kernels of vectors for which they are a nearest neighbor. Metadata, associating the locations of the kernel members with the correspond vector is also stored in the memory system. After determining the input's nearest neighbor at one level of search, the metadata is then used to locate that nearest neighbor's nearest neighbors and their distances to the input vector are then computed in parallel in a compute-in-memory vector-vector dot product multiplication.
G06F 16/22 - IndexationStructures de données à cet effetStructures de stockage
G06F 7/544 - Méthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs n'établissant pas de contact, p. ex. tube, dispositif à l'état solideMéthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs non spécifiés pour l'évaluation de fonctions par calcul
G06F 16/2457 - Traitement des requêtes avec adaptation aux besoins de l’utilisateur
The memory device includes a memory block with an array of memory cells. The memory cells are arranged in a plurality of word lines and in a plurality of memory holes. The plurality of memory holes are in electrical communication with respective bit lines of a plurality of bit lines. The plurality of bit lines includes a plurality of active bit lines and a plurality of inactive bit lines. The active bit lines are in electrical communication with active sense amplifiers and memory cells during read operations, and the inactive bit lines are not in electrical communication with active sense amplifiers or memory cells during the read operations.
An apparatus includes one or more control circuit configured to connect to a data bus. The one or more control circuit is configured to compare a first bit sampled on a first side of a Data Valid Window (DVW) of a data signal with a middle bit from the middle of the DVW and compare a second bit sampled on a second side of the DVW with the middle bit to detect misalignment of sampling with the DVW. The one or more control circuit is configured to adjust sampling times for the data signal according to detection of misalignment.
An apparatus includes one or more control circuits to connect to a multi-story memory structure. The multi-story memory structure includes nonvolatile memory cells each having a programmable resistive element. The control circuits are configured to receive addresses of selected cells and for each selected cell determine a story in which the selected cell is located from stories including a first story between a first word line layer and a bit line layer and a second story between the bit line layer and a second word line layer. The control circuits are further configured to connect a sense amplifier to a first selected nonvolatile memory cell in the first story through a bit line of the bit line layer and connect the sense amplifier to a second selected nonvolatile memory cell in the second story through a second word line of the second word line layer.
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
100.
FAKE FAST PLANE DETECTION IN EARLY PROGRAM TERMINATION
A memory apparatus has memory cells grouped into a first plane and a second plane and are configured to retain a threshold voltage corresponding to data states. A control means applies one of a plurality of program pulses followed by a verify pulse of at least one verify voltage to a group of the memory cells of the first plane and the second plane during one of a plurality of program-verify iterations. The control means terminates programming of one of the first plane or the second plane prior to completing programming of the one of the first plane or the second plane in response to determining the one of first plane or the second plane programs slower. The terminated plane is additionally determined based on sensing the threshold voltage of the memory cells for a long sense time longer than used during the one of the plurality of program-verify iterations.
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
G11C 16/10 - Circuits de programmation ou d'entrée de données
