In described examples, an integrated circuit (IC) includes a magnetic concentrator, a vertical Hall sensor, and a trace. The vertical Hall sensor is configured to detect a magnetic field oriented in a first dimension parallel to a substrate surface, and is located near the magnetic concentrator. The trace has first and second legs each oriented in a second dimension that is perpendicular to the first dimension and parallel to the substrate surface. The first leg is connected to the second leg in series between first and second ends of the trace. The first leg is located near the magnetic concentrator and so that a line perpendicular to and intersecting the substrate surface and the magnetic concentrator intersects the first leg. The second leg is located near the vertical Hall sensor.
G01R 33/07 - Mesure de la direction ou de l'intensité de champs magnétiques ou de flux magnétiques en utilisant des dispositifs galvano-magnétiques des dispositifs à effet Hall
G01R 33/00 - Dispositions ou appareils pour la mesure des grandeurs magnétiques
An example system includes a memory and a controller. In operation, the controller calculates a first type of error correcting code (ECC) protection for a portion of data; stores the portion of data and the first type of ECC protection associated with the portion of data in the memory; receives a request, directed to the portion of data, from a requestor that implements a second type of ECC protection; transforms the protection for the portion of data from the first type of ECC protection to the second type of ECC protection; and sends to the requestor a response based on the transformed protection.
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
G06F 9/448 - Paradigmes d’exécution, p. ex. implémentation de paradigmes de programmation
G06F 9/46 - Dispositions pour la multiprogrammation
G06F 9/48 - Lancement de programmes Commutation de programmes, p. ex. par interruption
G06F 9/52 - Synchronisation de programmesExclusion mutuelle, p. ex. au moyen de sémaphores
G06F 12/0811 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement avec hiérarchies de mémoires cache multi-niveaux
G06F 12/0815 - Protocoles de cohérence de mémoire cache
G06F 12/0888 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant la mémorisation cache sélective, p. ex. la purge du cache
G06F 12/0895 - Mémoires cache caractérisées par leur organisation ou leur structure de parties de mémoires cache, p. ex. répertoire ou matrice d’étiquettes
G06F 12/128 - Commande de remplacement utilisant des algorithmes de remplacement adaptée aux systèmes de mémoires cache multidimensionnelles, p. ex. associatives d’ensemble, à plusieurs mémoires cache, multi-ensembles ou multi-niveaux
G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
H03M 13/15 - Codes cycliques, c.-à-d. décalages cycliques de mots de code produisant d'autres mots de code, p. ex. codes définis par un générateur polynomial, codes de Bose-Chaudhuri-Hocquenghen [BCH]
3.
REJECTION OF END-OF-PACKET DRIBBLE IN HIGH SPEED UNIVERSAL SERIAL BUS REPEATERS
Universal Serial Bus (USB) repeater circuits and methods of operating the same for communicating data signals from a first pair of data terminals to a second pair of data terminals of the repeater. In a first channel, an amplifier stage in a receiver amplifies a differential signal received at the first pair of data terminals to generate a differential signal at first and second output nodes of the receiver, and a transmitting circuit transmits a differential signal at the second pair of data terminals responsive to the differential signal at the first and second output nodes of the receiver. The receiver includes a hysteresis stage that receives an offset in opposition to the differential signal at the first and second output nodes of the receiver. End-of-packet (EOP) dribble in USB communications in the HS mode is reduced by the offset at the hysteresis stage.
In examples, a circuit comprises a transformer including first and second windings forming an isolation barrier. The circuit includes a first controller coupled to the second winding, a rectifier, and an output of the circuit, the first controller configured to generate a signal indicating a voltage on the output. The circuit comprises a second controller coupled to the first winding and switches and separated from the first controller by the isolation barrier, the second controller configured to operate the switches to have a capped, variable duty cycle, to have an uncapped, variable duty cycle, or to maintain the voltage within a hysteresis band, responsive to the signal.
H02M 3/335 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu avec transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrodes de commande pour produire le courant alternatif intermédiaire utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs
H02M 1/00 - Détails d'appareils pour transformation
A circuit includes an input terminal, an output terminal, a first transistor, a second transistor, a charge pump circuit, and a resistor. The input terminal is configured to provide an input voltage. The output terminal is configured to provide an output voltage. The first transistor has a first terminal coupled to the input terminal, a second terminal coupled to the output terminal, and a control terminal. The charge pump circuit has an output coupled to the control terminal. The resistor has a first terminal coupled to the control terminal, and a second terminal. The second transistor has a first terminal coupled to the second terminal of the resistor, a second terminal coupled to the output terminal, and a control terminal. The current source has an input coupled to the control terminal of the second transistor.
H03K 17/06 - Modifications pour assurer un état complètement conducteur
H02M 3/07 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des résistances ou des capacités, p. ex. diviseur de tension utilisant des capacités chargées et déchargées alternativement par des dispositifs à semi-conducteurs avec électrode de commande
H03K 17/10 - Modifications pour augmenter la tension commutée maximale admissible
6.
COLLECTION OF RADAR DATA FOR GESTURE RECOGNITION TRAINING
Various embodiments of the present disclosure relate to gathering training data for a neural network, and in particular, to gathering radar data for training a neural network to perform gesture detection via radar. In one example embodiment, a technique for gathering radar data for training a neural network to perform gesture recognition via radar is provided. The technique first includes identifying radar data collected during a time period between a first prompt and a second prompt. Next, the technique includes identifying a subset of the radar data which is associated with a gesture based at least on Doppler processing. Finally, the technique includes labeling the subset of the radar data as the gesture.
G06F 3/0488 - Techniques d’interaction fondées sur les interfaces utilisateur graphiques [GUI] utilisant des caractéristiques spécifiques fournies par le périphérique d’entrée, p. ex. des fonctions commandées par la rotation d’une souris à deux capteurs, ou par la nature du périphérique d’entrée, p. ex. des gestes en fonction de la pression exercée enregistrée par une tablette numérique utilisant un écran tactile ou une tablette numérique, p. ex. entrée de commandes par des tracés gestuels
A method forms an integrated circuit by forming circuitry relative to a first side of a semiconductor layer and an alphanumeric character having a plurality of linear segments on a surface comprising, or fixed relative to, a second side of the semiconductor layer opposite the first side. The forming of an alphanumeric character comprises controlling a tip of a laser to point to a series of laser pulse target positions along a path of the surface while enabling the laser to selectively apply light pulses to form a surface depression corresponding to each light pulse and along at least a portion of the path, the path traversing from a first linear segment of the plurality of linear segments to a final linear segment of the plurality of linear segments, without any segment of the plurality of segments having a start point overlapping a start point of a previously-formed segment.
B23K 26/0622 - Mise en forme du faisceau laser, p. ex. à l’aide de masques ou de foyers multiples par commande directe du faisceau laser par impulsions de mise en forme
H01L 21/78 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels
H01L 23/544 - Marques appliquées sur le dispositif semi-conducteur, p. ex. marques de repérage, schémas de test
8.
SERIAL BUS REDRIVER WITH TRAILING EDGE BOOST CIRCUIT
A serial bus re-driver circuit includes an edge detector circuit and a booster circuit. The edge detector circuit is configured to detect a transition of serial bus signal. The booster circuit is coupled to the edge detector circuit, and is configured to switch current to the serial bus signal. The booster circuit includes a leading edge boost pulse generation circuit and a trailing edge boost pulse generation circuit. The leading edge boost pulse generation circuit is configured to switch a first current pulse to the serial bus signal at the transition of the serial bus signal. The trailing edge boost pulse generation circuit is configured to switch a second current pulse to the serial bus signal. The second current pulse is shorter than the first current pulse.
H03K 5/00 - Transformation d'impulsions non couvertes par l'un des autres groupes principaux de la présente sous-classe
H03K 19/20 - Circuits logiques, c.-à-d. ayant au moins deux entrées agissant sur une sortieCircuits d'inversion caractérisés par la fonction logique, p. ex. circuits ET, OU, NI, NON
9.
SAMPLER CIRCUIT FOR HIGH SPEED SERIALIZER/DESERIALIZER
In an example, a circuit includes a differential input circuit having a first input at a first capacitor terminal and a second input at a second capacitor terminal. The differential input circuit includes a first transistor having a first transistor control terminal and first and second terminals. The differential input circuit includes a second transistor having a second transistor control terminal and first and second terminals, the first terminals of the first and second transistors coupled together. The circuit includes a first capacitor having the first capacitor terminal and having another terminal coupled to the first transistor control terminal. The circuit also includes a second capacitor having the second capacitor terminal and having another terminal coupled to the second transistor control terminal. The circuit includes a first offset correction input coupled to the first transistor control terminal and a second offset correction input coupled to the second transistor control terminal.
H04B 1/38 - Émetteurs-récepteurs, c.-à-d. dispositifs dans lesquels l'émetteur et le récepteur forment un ensemble structural et dans lesquels au moins une partie est utilisée pour des fonctions d'émission et de réception
H03F 3/19 - Amplificateurs à haute fréquence, p. ex. amplificateurs radiofréquence comportant uniquement des dispositifs à semi-conducteurs
H03K 17/56 - Commutation ou ouverture de porte électronique, c.-à-d. par d'autres moyens que la fermeture et l'ouverture de contacts caractérisée par l'utilisation de composants spécifiés par l'utilisation, comme éléments actifs, de dispositifs à semi-conducteurs
10.
DATA PROCESSING APPARATUS HAVING STREAMING ENGINE WITH READ AND READ/ADVANCE OPERAND CODING
A streaming engine employed in a digital signal processor specified a fixed data stream. Once started the data stream is read only and cannot be written. Once fetched, the data stream is stored in a first-in-first-out buffer for presentation to functional units in the fixed order. Data use by the functional unit is controlled using the input operand fields of the corresponding instruction. A read only operand coding supplies the data an input of the functional unit. A read/advance operand coding supplies the data and also advances the stream to the next sequential data elements. The read only operand coding permits reuse of data without requiring a register of the register file for temporary storage.
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 9/345 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat d'opérandes ou de résultats multiples
G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
In one example, an apparatus includes a substrate, an array of memory cells on the substrate, and an array of pixels over the array of memory cells. The array of memory cells is in a grid pattern. The array of pixels is in a diamond pattern that is oriented at an angle relative to the grid pattern of the array of memory cells. Each pixel of the array of pixels overlaps respective portions of at least two memory cells of the array of memory cells. Each pixel of the array of pixels is electrically connected to an output of a respective memory cell of the array of memory cells.
H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des sous-classes , , , , ou , p. ex. circuit hybrides
H01L 33/58 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails caractérisés par les éléments du boîtier des corps semi-conducteurs Éléments de mise en forme du champ optique
H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
12.
METHODS AND APPARATUS TO REGULATE A COMMON MODE VOLTAGE OF AN AMPLIFIER
An example apparatus includes: current source circuitry having a first terminal, a second terminal, a third terminal, and a fourth terminal; current sink circuitry having a first terminal, a second terminal, a third terminal, and a fourth terminal; common mode voltage circuitry having a first terminal and a second terminal, the first terminal of the common mode voltage circuitry coupled to the first terminal of the current source circuitry and the first terminal of the current sink circuitry, the second terminal of the common mode voltage circuitry coupled to the second terminal of the current source circuitry and the second terminal of the current sink circuitry; idle current source circuitry having a terminal coupled to the third terminal of the current source circuitry; and feedback current source circuitry having a terminal coupled to the fourth terminal of the current source circuitry.
H03F 1/02 - Modifications des amplificateurs pour augmenter leur rendement, p. ex. étages classe A à pente glissante, utilisation d'une oscillation auxiliaire
H03F 1/26 - Modifications des amplificateurs pour réduire l'influence du bruit provoqué par les éléments amplificateurs
13.
RESOURCE ACCESS SECURITY FOR MULTIPLE SOFTWARE CONTEXTS
In an example, a system includes a processor, security circuitry, and a firewall. In operation, the processor executes in one of multiple software contexts, each of which has a respective software context identification (ID). The processor identifies the current software context currently operating and so indicates that to the security circuitry. The security circuitry stores multiple authorization rulesets for the multiple software contexts, respectively, each of which is associated with a corresponding one of the software context IDs. In response to an access request that includes a specified software context ID and an identification of target resource(s) to be accessed, the security circuitry determines which of the target resource(s) the access request is allowed to access based on the authorization ruleset for the specified software context ID. The firewall allows or denies access to the target resource(s) based on a signal from the security circuitry.
An example apparatus having a first and second data terminal (DATAP, DATAM) and including a first transistor (225, 235) having a first terminal, a second terminal, and a control terminal; a second transistor (230, 240) having a first terminal and a control terminal, the first terminal of the second transistor coupled to the first terminal of the first transistor; a third transistor (245. 255) having a first terminal, a second terminal, and a control terminal; a fourth transistor (250, 260) having a first terminal and a control terminal, the first terminal of the fourth transistor coupled to the first terminal of the third transistor; and gate driver circuitry (220) having a first terminal, and a second terminal, the first terminal of the gate driver circuitry coupled to the first data terminal, and the second terminal of the first transistor, the second terminal of the gate driver circuitry coupled to the second data terminal and the second terminal of third transistor.
H03K 19/0175 - Dispositions pour le couplageDispositions pour l'interface
G09G 5/00 - Dispositions ou circuits de commande de l'affichage communs à l'affichage utilisant des tubes à rayons cathodiques et à l'affichage utilisant d'autres moyens de visualisation
H03K 17/693 - Dispositifs de commutation comportant plusieurs bornes d'entrée et de sortie, p. ex. multiplexeurs, distributeurs
In a described example, a circuit includes a pulse generator having an input and an output and an oscillator having an output. The circuit also includes a logic circuit having a first input, a second input, and an output, the first input of the logic circuit coupled to the output of the pulse generator, and the second input of the logic circuit coupled to the output of the pulse generator. Additionally, the circuit includes an output circuit having a first input, a second input, a third input and an output, the second input of the output circuit coupled to the output of the logic circuit.
H03L 7/00 - Commande automatique de fréquence ou de phaseSynchronisation
H03K 19/20 - Circuits logiques, c.-à-d. ayant au moins deux entrées agissant sur une sortieCircuits d'inversion caractérisés par la fonction logique, p. ex. circuits ET, OU, NI, NON
16.
METHODS AND APPARATUS FOR DETERMINING PARASITIC CAPACITANCES
An example apparatus includes: calibration circuitry configured to determine a second current at a second terminal of a second impedance circuit based on a first parasitic capacitance, a first impedance value, a third impedance value, a first voltage, and a second voltage; determine a third voltage at a second terminal of a second impedance circuit based on the first parasitic capacitance, a second impedance value, the third impedance value, the second voltage, and the second current; and determine a second parasitic capacitance between the second terminal of the second impedance circuit and the second terminal of a fifth impedance circuit based on the second current, the third voltage, a third current at the second terminal of the fifth impedance circuit, and a fourth voltage at the second terminal of the fifth impedance circuit.
G01R 31/00 - Dispositions pour tester les propriétés électriquesDispositions pour la localisation des pannes électriquesDispositions pour tests électriques caractérisées par ce qui est testé, non prévues ailleurs
A61B 5/053 - Mesure de l'impédance ou de la conductivité électrique d'une partie du corps
Techniques for accessing memory by a memory controller, comprising receiving, by the memory controller, a memory management command to perform a memory management operation at a virtual memory address, translating the virtual memory address to a physical memory address, wherein the physical memory address comprises an address within a cache memory, and outputting an instruction to the cache memory based on the memory management command and the physical memory address.
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
G06F 9/48 - Lancement de programmes Commutation de programmes, p. ex. par interruption
G06F 9/50 - Allocation de ressources, p. ex. de l'unité centrale de traitement [UCT]
G06F 12/06 - Adressage d'un bloc physique de transfert, p. ex. par adresse de base, adressage de modules, extension de l'espace d'adresse, spécialisation de mémoire
G06F 12/0811 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement avec hiérarchies de mémoires cache multi-niveaux
G06F 12/0815 - Protocoles de cohérence de mémoire cache
G06F 12/0817 - Protocoles de cohérence de mémoire cache à l’aide de méthodes de répertoire
G06F 12/0831 - Protocoles de cohérence de mémoire cache à l’aide d’un schéma de bus, p. ex. avec moyen de contrôle ou de surveillance
G06F 12/084 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement avec mémoire cache partagée
G06F 12/0846 - Mémoire cache avec matrices multiples d’étiquettes ou de données accessibles simultanément
G06F 12/0855 - Accès de mémoire cache en chevauchement, p. ex. pipeline
G06F 12/0862 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec pré-lecture
G06F 12/0875 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mémoire cache dédiée, p. ex. instruction ou pile
G06F 12/0891 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant des moyens d’effacement, d’invalidation ou de réinitialisation
G06F 12/1009 - Traduction d'adresses avec tables de pages, p. ex. structures de table de page
G06F 13/12 - Commande par programme pour dispositifs périphériques utilisant des matériels indépendants du processeur central, p. ex. canal ou processeur périphérique
G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
H03M 13/01 - Hypothèses de base sur la théorie du codageLimites de codageMéthodes d'évaluation de la probabilité d'erreurModèles de canauxSimulation ou test des codes
H03M 13/09 - Détection d'erreurs uniquement, p. ex. utilisant des codes de contrôle à redondance cyclique [CRC] ou un seul bit de parité
H03M 13/15 - Codes cycliques, c.-à-d. décalages cycliques de mots de code produisant d'autres mots de code, p. ex. codes définis par un générateur polynomial, codes de Bose-Chaudhuri-Hocquenghen [BCH]
H03M 13/27 - Codage, décodage ou conversion de code pour détecter ou corriger des erreursHypothèses de base sur la théorie du codageLimites de codageMéthodes d'évaluation de la probabilité d'erreurModèles de canauxSimulation ou test des codes utilisant des techniques d'entrelaçage
18.
LOWERING INDUCTOR PEAK CURRENT IN DCDC DIGITAL CONTROLLER
In an example, a voltage converter includes a pulse generator. The voltage converter also includes a high-side transistor having a gate coupled to the pulse generator, a source coupled to a first voltage terminal, and a drain coupled to an output node. The voltage converter includes a low-side transistor having a gate coupled to the pulse generator, a source coupled to a second voltage terminal, and a drain coupled to the output node. The voltage converter includes a charge lookup table coupled to the pulse generator, where the charge lookup table is configured to provide a charge duration. The voltage converter includes a discharge lookup table coupled to the pulse generator, where the discharge lookup table is configured to provide a discharge duration. The voltage converter also includes a latch coupled to the charge lookup table, where the latch is configured to store an indication of a supply voltage.
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
H02J 7/00 - Circuits pour la charge ou la dépolarisation des batteries ou pour alimenter des charges par des batteries
19.
VOLTAGE REGULATOR WITH TRANSIENT RESPONSE FEEDBACK CIRCUIT
In described examples, an integrated circuit (IC) includes an error amplifier, first and second resistors, first and second transistors, and a current source. A control terminal of the first transistor is coupled to an output of the error amplifier. A first terminal of the second transistor is coupled to a first terminal of the first transistor and a first terminal of the first resistor. A control terminal of the second transistor is coupled to a second terminal of the first resistor, a second terminal of the second resistor, and a first input of the error amplifier. A first terminal of the current source is coupled to a second terminal of the second transistor.
G05F 1/575 - Régulation de la tension ou de l'intensité là où la variable effectivement régulée par le dispositif de réglage final est du type continu utilisant des dispositifs à semi-conducteurs en série avec la charge comme dispositifs de réglage final caractérisé par le circuit de rétroaction
G05F 1/595 - Dispositifs à semi-conducteurs connectés en série
20.
DIRECT CURRENT (DC) TO DC BOOST CONVERTER AND LOAD MONITORING CIRCUIT
A technique for load monitoring. The technique includes measuring a first time period indicating an amount of time for recharging and discharging the charging circuit for a predetermined number of recharge cycles. The technique also includes measuring a second time period indicating a total amount of time in the predetermined number of recharge cycles. The technique further includes determining a duty cycle based on the first time period and the second time period and adjusting an inductor peak current circuit based on the determined duty cycle.
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
H02M 1/088 - Circuits spécialement adaptés à la production d'une tension de commande pour les dispositifs à semi-conducteurs incorporés dans des convertisseurs statiques pour la commande simultanée de dispositifs à semi-conducteurs connectés en série ou en parallèle
21.
SWITCH CONTROLLER WITH SEESAW DRIVER AND SWITCHING MODE DETECTION
A circuit includes: a transistor; driver circuitry; and control circuitry. The control circuitry has a first terminal, a second terminal, and a set of third terminals. The first terminal of the control circuitry is coupled to a first terminal of the transistor. Each terminal of the set of third terminals of the control circuitry is coupled to a respective terminal of a set of first terminals of the driver circuitry. The control circuitry is configurable to: receive a voltage at the first terminal of the control circuitry; receive a first control signal at the second terminal of the control circuitry; identify a switching event for the transistor as a soft-switching event responsive to the voltage and the first control signal; and, in response to identifying the switching event for the transistor as a soft-switching event, adjust second control signals at the set of third terminals of the control circuitry.
An example apparatus includes: memory circuitry structured to store an array of data; streaming engine circuitry coupled to the memory circuitry; and programmable circuitry coupled to the memory circuitry and the streaming engine circuitry, the programmable circuitry configured to at least one of execute or instantiate machine-readable instructions to at least: cause the streaming engine circuitry to copy a portion of the array of data from a memory location in the memory circuitry to a buffer responsive to the programmable circuitry processing the portion of the array of data; and write a transpose of the portion of the array of data to the memory location in the memory circuitry.
An example apparatus having a first and second data terminal and including a first transistor having a first terminal, a second terminal, and a control terminal; a second transistor having a first terminal and a control terminal, the first terminal of the second transistor coupled to the first terminal of the first transistor; a third transistor having a first terminal, a second terminal, and a control terminal; a fourth transistor having a first terminal and a control terminal, the first terminal of the fourth transistor coupled to the first terminal of the third transistor; and gate driver circuitry having a first terminal, and a second terminal, the first terminal of the gate driver circuitry coupled to the first data terminal, and the second terminal of the first transistor, the second terminal of the gate driver circuitry coupled to the second data terminal and the second terminal of third transistor.
In examples, an electronic device includes a semiconductor die including circuitry, a microelectromechanical systems (MEMS) element on the semiconductor die and coupled to the circuitry, a bond pad on the semiconductor die and coupled to the circuitry, and a bondline on the semiconductor die between the MEMS element and the bond pad, with the bondline circumscribing the MEMS element. The electronic device includes a semiconductor interposer coupled to the bondline and having a striated exterior surface facing away from the MEMS element.
A multi-layer package substrate includes a first build-up layer including a first dielectric layer and at least a second build-up layer including a second dielectric layer on the first build-up layer. The second build-up layer includes a top metal layer with a surface configured for attaching at least one integrated circuit (IC) die. The first build-up layer includes a bottom metal layer and a first microvia extending through the first dielectric layer, and the second build-up layer includes at least a second microvia extending through the second dielectric layer that is coupled to the first microvia. A barrier ring that has a coefficient of thermal expansion (CTE) matching material relative to a CTE of a metal of the second microvia positioned along only a portion of a height of at least the second microvia including at least around a top portion of the second microvia.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
H01L 23/498 - Connexions électriques sur des substrats isolants
26.
ANGLE OF ARRIVAL ESTIMATION USING A SINGLE RECEIVE CHAIN
Techniques for determining an angle-of-arrival of a wireless transmission are provided, including receiving, with a first antenna, at least a first portion of a wireless transmission, determining when a second portion of the wireless transmission will be received, switching to the second antenna to receive the second portion of the wireless transmission, determining an angle of arrival of the wireless transmission based on the first portion and the second portion of the wireless transmission, and outputting the angle of arrival of the wireless transmission.
G01S 3/46 - Systèmes pour déterminer une direction ou une déviation par rapport à une direction prédéterminée en utilisant des antennes espacées et en mesurant la différence de phase ou de temps entre les signaux venant de ces antennes, c.-à-d. systèmes à différence de parcours
G01S 3/48 - Systèmes pour déterminer une direction ou une déviation par rapport à une direction prédéterminée en utilisant des antennes espacées et en mesurant la différence de phase ou de temps entre les signaux venant de ces antennes, c.-à-d. systèmes à différence de parcours les ondes arrivant aux antennes étant continues ou intermittentes et la différence de phase entre les signaux provenant de ces antennes étant mesurée
G01S 3/50 - Systèmes pour déterminer une direction ou une déviation par rapport à une direction prédéterminée en utilisant des antennes espacées et en mesurant la différence de phase ou de temps entre les signaux venant de ces antennes, c.-à-d. systèmes à différence de parcours les ondes arrivant aux antennes étant modulées en impulsion et le temps de leur arrivée étant mesuré
G01S 3/72 - Systèmes à diversité spécialement adaptés à la radiogoniométrie
27.
ZONE-BASED THRESHOLD CALIBRATION IN DELAY-DOMAIN ANALOG-TO-DIGITAL CONVERTERS
An analog-to-digital converter including a voltage-to-delay circuit, a plurality of residue stages coupled in a sequence, and select logic. A first residue stage generates a bit output and a residue delay signal, a second residue stage generates a bit output and a residue delay signal responsive to the residue delay signal from the first residue stage, and a third residue stage generates a bit output and a residue delay signal responsive to the residue delay signal from the second residue stage. The third residue stage includes a plurality of trim circuits, the selection of which is controlled by the bit output of two or more preceding residue stages in the sequence.
H03M 1/46 - Valeur analogique comparée à des valeurs de référence uniquement séquentiellement, p. ex. du type à approximations successives avec convertisseur numérique/analogique pour fournir des valeurs de référence au convertisseur
An integrated circuit (IC) includes first and second memory devices and a bridge. The IC also includes a first interconnect segment coupled between the first memory device and the bridge. The IC further includes a second interconnect segment coupled between the first and second memory devices, and a third interconnect segment coupled between the bridge and the second memory device. The IC includes a first DMA circuit coupled to the first interconnect segment, and a second DMA circuit coupled to the second interconnect segment. A fourth interconnect segment is coupled between the first and second DMA circuits.
G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p. ex. acces direct à la mémoire, vol de cycle
A method includes rolling a roller with a protrusion across a lead frame to create an indent in a feature of the lead frame, attaching a die to a die attach pad of the lead frame, coupling the die with a lead, and enclosing portions of the die, the die attach pad, and portions of the lead frame feature with a molding compound. A system includes a roller with a cylindrical body and a protrusion, a chuck to engage a lead frame, and a controller to roll the roller across the lead frame to create an indent in a feature of the lead frame. An integrated circuit includes a package structure enclosing a first portion of a lead and a first portion of a die attach pad, and a rolled indent in the first portion of the lead or the die attach pad.
H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
A laminate transformer includes a multilayer substrate having at least first, second, third, and fourth metal layers. The second metal layer and the third metal layer are separated by a voltage barrier having a thickness. A first multiloop coil has at least a first loop on the first metal layer and at least a second loop on the second metal layer. A second multiloop coil has at least a third loop on the third metal layer and at least a fourth loop on the fourth metal layer. A partial EMI shield for the first multiloop coil is on the second metal layer. A partial EMI shield for the second multiloop coil is on the third metal layer.
Methods, apparatus, systems and articles of manufacture are described for a wireless battery system. An example apparatus includes at least one memory, instructions, and processor circuitry to at least one of instantiate or execute the instructions to identify a first battery node to transmit an uplink command during a first superframe interval, transmit a downlink command to the first battery node and a second battery node, the first battery node to switch in the first superframe interval from a receive state to a transmit state in response to the downlink command, the first battery node to transmit the uplink command in the transmit state, and receive the uplink command from the first battery node in the first superframe interval.
H02J 7/00 - Circuits pour la charge ou la dépolarisation des batteries ou pour alimenter des charges par des batteries
G01R 31/382 - Dispositions pour la surveillance de variables des batteries ou des accumulateurs, p. ex. état de charge
G01R 31/396 - Acquisition ou traitement de données pour le test ou la surveillance d’éléments particuliers ou de groupes particuliers d’éléments dans une batterie
H02J 50/12 - Circuits ou systèmes pour l'alimentation ou la distribution sans fil d'énergie électrique utilisant un couplage inductif du type couplage à résonance
32.
VOLTAGE CONVERTER OUTPUT CURRENT REGULATION SYSTEM
In a described example, a circuit includes a switching system and a reference controller. The reference controller includes an output voltage sampler and a variable reference generator. The switching system is configured to activate a primary switch to provide an input current through a flyback inductor in response to an instantaneous amplitude of an output current falling below a predetermined threshold. Additionally, the switching system is configured to deactivate the primary switch in response to the input current increasing greater than a variable peak current amplitude. The output voltage sampler is configured to sample an output voltage of the flyback inductor in response to the deactivation of the primary switch. The variable reference generator is configured to generate the variable peak current amplitude based on the output voltage of the flyback inductor.
H02M 3/335 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu avec transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrodes de commande pour produire le courant alternatif intermédiaire utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs
An example circuit includes a multiphase loop controller having phase current inputs, a feedback input, and a control loop output. A first phase loop controller includes a first phase current input, a first feedback input, and a first phase loop output, in which the first feedback input is coupled to the feedback input. A second phase loop controller includes a second phase current input, a second feedback input, and a second phase loop output. Pulse generator circuitry includes first, second, and third pulse control inputs, and first and second pulse outputs, in which the first pulse control input is coupled to the control loop output, the second pulse control input is coupled to the first phase loop output, and the third pulse control input is coupled to the second phase loop output.
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
H02M 1/00 - Détails d'appareils pour transformation
An apparatus includes a two-level converter circuit (120), a higher-level converter circuit (130) (having switches), and a controller (140). The controller receives a feedback signal (112) associated with the two-level/higher-level converter circuits and generates a control signal (142) based on the feedback signal. The apparatus operates in one of three modes (first/second/third modes) based on the control signal (142). In the first mode, the apparatus operates as a two-level converter to generate a two-level output voltage from an input voltage. In a second mode, the apparatus operates as a higher-level converter to increase a number of levels to more than two-levels for the output voltage. In a third mode, the apparatus transitions between the first/second modes where the apparatus operates as the two-level converter and where the switches of the higher-level converter circuit are activated for a period of time to generate a zero voltage at a switching connection point of the apparatus.
H02M 7/483 - Convertisseurs munis de sorties pouvant chacune avoir plus de deux niveaux de tension
H02M 7/5387 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant alternatif sans possibilité de réversibilité par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs, p. ex. onduleurs à impulsions à un seul commutateur dans une configuration en pont
H02M 7/5395 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant alternatif sans possibilité de réversibilité par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs, p. ex. onduleurs à impulsions à un seul commutateur avec commande automatique de la forme d'onde ou de la fréquence de sortie par modulation de largeur d'impulsions
H02M 1/00 - Détails d'appareils pour transformation
H02M 1/44 - Circuits ou dispositions pour corriger les interférences électromagnétiques dans les convertisseurs ou les onduleurs
35.
LIGHT DETECTOR HAVING AN ARRAY OF LIGHT ABSORPTION MATERIAL
A device includes a semiconductor substrate having a surface. The device includes a first region in the substrate having a first dopant, a second region in the substrate having a second dopant, and a third region in the substrate having the first dopant. A first light absorption layer is on the surface and over a fourth region of the substrate between the first and second regions. The first light absorption layer is configured to absorb light of a particular wavelength. A second light absorption layer is on the surface and over a fifth region of the substrate between the second and third regions. The second light absorption layer is configured to absorb the light of the particular wavelength. At least one of lateral dimensions of the first and second light absorption layers or a lateral separation between the first and second light absorption layers is based on the particular wavelength.
H01L 31/107 - Dispositifs sensibles au rayonnement infrarouge, visible ou ultraviolet caractérisés par une seule barrière de potentiel ou de surface la barrière de potentiel fonctionnant en régime d'avalanche, p.ex. photodiode à avalanche
H01L 31/02 - Dispositifs à semi-conducteurs sensibles aux rayons infrarouges, à la lumière, au rayonnement électromagnétique d'ondes plus courtes, ou au rayonnement corpusculaire, et spécialement adaptés, soit comme convertisseurs de l'énergie dudit rayonnement e; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives; Leurs détails - Détails
An example includes: a system board having a surface; bond fingers on a surface of the system board; a semiconductor device on the surface of the system board, the semiconductor device comprising a semiconductor die having a surface, the semiconductor die comprising bond pads on the surface; conductors coupling the bond pads to the bond fingers; and a datum structure on the surface of the system board, the datum structure having openings that form wells with sides around the bond fingers.
G02B 26/08 - Dispositifs ou dispositions optiques pour la commande de la lumière utilisant des éléments optiques mobiles ou déformables pour commander la direction de la lumière
An apparatus includes a two-level converter circuit, a higher-level converter circuit (having switches), and a controller. The controller receives a feedback signal associated with the two-level/higher-level converter circuits and generates a control signal based on the feedback signal. The apparatus operates in one of three modes (first/second/third modes) based on the control signal. In the first mode, the apparatus operates as a two-level converter to generate a two-level output voltage from an input voltage. In a second mode, the apparatus operates as a higher-level converter to increase a number of levels to more than two-levels for the output voltage. In a third mode, the apparatus transitions between the first/second modes where the apparatus operates as the two-level converter and where the switches of the higher-level converter circuit are activated for a period of time to generate a zero voltage at a switching connection point of the apparatus.
H02M 1/00 - Détails d'appareils pour transformation
H02M 7/497 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant alternatif sans possibilité de réversibilité par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande les tensions de sortie sinusoïdales étant obtenues par combinaison de plusieurs tensions déphasées
38.
LAYER NORMALIZATION TECHNIQUES FOR NEURAL NETWORKS
Various embodiments of the present disclosure relate to performing layer normalization within the context of neural networks, and in particular, to optimizing the operations required to perform layer normalization. In one example embodiment a technique for performing layer normalization is provided. The technique first includes generating a first input matrix and a second input matrix using a plurality of values stored by a feature vector. Next, the technique includes matrix multiplying the first input matrix with the second input matrix to generate an output matrix, such that the output matrix stores a plurality of result values. Finally, the technique includes performing layer normalization for the feature vector using the plurality of result values stored by the output matrix.
An example system includes processing circuitry including n transmission paths; and a memory to store data specifying m of the n transmission paths that are operable for a first operation, m≤n. In operation, the processing circuitry starts performing the first operation on the m transmission paths; receives a signal for a second operation to be performed on p transmission paths, p≠m, and in response, preserves the data stored in the memory and stops performance of the first operation. Thereafter, the second operation is performed on the p transmission paths to completion, after which the data is restored to the memory, and performance of the first operation on the m of transmission paths is resumed.
G06F 1/28 - Surveillance, p. ex. détection des pannes d'alimentation par franchissement de seuils
G06F 1/3206 - Surveillance d’événements, de dispositifs ou de paramètres initiant un changement de mode d’alimentation
G06F 1/3234 - Économie d’énergie caractérisée par l'action entreprise
G06F 1/3287 - Économie d’énergie caractérisée par l'action entreprise par la mise hors tension d’une unité fonctionnelle individuelle dans un ordinateur
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
G06F 13/26 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant l'interruption avec commande prioritaire
40.
MOLDED INDUCTOR WITH MAGNETIC CORE HAVING MOLD FLOW ENHANCING CHANNELS
A molded inductor includes a winding having leads configured for attaching leads of the winding to pads on a package substrate, having a magnetic core with a body disposed within the winding, wherein the magnetic core has at least one mold flow enhancing feature that enhances a filling of a magnetic mold material as compared to a filling provided by a uniform cylindrical body. The magnetic mold material encases the winding and the magnetic core to form either a standalone discrete inductor component, or the magnetic component of an output filter of an integrated switching power converter module.
H01F 27/36 - Blindages ou écrans électriques ou magnétiques
H01F 41/00 - Appareils ou procédés spécialement adaptés à la fabrication ou à l'assemblage des aimants, des inductances ou des transformateursAppareils ou procédés spécialement adaptés à la fabrication des matériaux caractérisés par leurs propriétés magnétiques
H01F 41/061 - Enroulement de feuilles ou de fils conducteurs plats
H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
H01L 23/552 - Protection contre les radiations, p. ex. la lumière
H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des sous-classes , , , , ou , p. ex. circuit hybrides
H02M 1/08 - Circuits spécialement adaptés à la production d'une tension de commande pour les dispositifs à semi-conducteurs incorporés dans des convertisseurs statiques
41.
VERTICAL DEEP TRENCH AND DEEP TRENCH ISLAND BASED DEEP N-TYPE WELL DIODE AND DIODE TRIGGERED PROTECTION DEVICE
A semiconductor device which includes two or more integrated deep trench features configured as a Zener diode. The Zener diode includes a plurality of deep trenches extending into semiconductor material of the substrate and a dielectric deep trench liner that includes a dielectric material. The deep trench further includes a doped sheath contacting the deep trench liner and an electrically conductive deep trench filler material within the deep trench. The doped sheath of adjacent deep trenches overlap and form a region of higher doping concentration which sets the breakdown voltage of the Zener diode. The Zener diode can be used as a triggering diode to limit the voltage on other components in a semiconductor device.
H10D 89/60 - Dispositifs intégrés comprenant des dispositions pour la protection électrique ou thermique, p. ex. circuits de protection contre les décharges électrostatiques [ESD].
42.
DYNAMIC POWER NEGOTIATION OUTSIDE ENHANCED BEACON EXCHANGE IN A WIRELESS NETWORK VIA ACKNOWLEDGMENT FRAMES
An end device in a ZIGBEE communication protocol wireless network includes a memory configured to store computer-executable instructions and a processor coupled to the memory and configured to execute the instructions. The processor sends a first data frame to a first network device using a first network transmission power level and receives a first acknowledgment frame from the first network device. The first acknowledgement frame includes a first transmission power information element, and the first transmission power information element includes a second transmission power level. The processor updates a power control information table entry with the second transmission power level and sends a second data frame to the first network device using the second transmission power level.
H04W 52/22 - Commande de puissance d'émission [TPC Transmission power control] le TPC étant effectué selon des paramètres spécifiques tenant compte des informations ou des instructions antérieures
H04W 4/80 - Services utilisant la communication de courte portée, p. ex. la communication en champ proche, l'identification par radiofréquence ou la communication à faible consommation d’énergie
H04W 52/24 - Commande de puissance d'émission [TPC Transmission power control] le TPC étant effectué selon des paramètres spécifiques utilisant le rapport signal sur parasite [SIR Signal to Interference Ratio] ou d'autres paramètres de trajet sans fil
43.
REVERSE RECOVERY CURRENT REDUCTION IN DC-DC CONVERTERS
In some examples, a circuit includes a first transistor having first and second terminals; a first current source having first and second terminals, the first terminal of the first current source coupled to the first terminal of the first transistor, and the second terminal of the first current source coupled to the second terminal of the first transistor; a second transistor having a control terminal and first and second terminals, the control terminal of the second transistor coupled to the second terminal of the first current source, and the first terminal of the second transistor coupled to the second terminal of the first current source; a third transistor having first and second terminals, the first terminal of the third transistor coupled to the second terminal of the second transistor; and a fourth transistor having first and second terminals, the first terminal of the fourth transistor coupled to the second terminal of the first current source, and the second terminal of the fourth transistor coupled to the second terminal of the third transistor.
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
H02M 1/00 - Détails d'appareils pour transformation
H02M 1/08 - Circuits spécialement adaptés à la production d'une tension de commande pour les dispositifs à semi-conducteurs incorporés dans des convertisseurs statiques
44.
METHODS AND APPARATUS FOR ELECTRONIC DEVICE PACKAGING
An example method of producing a microelectromechanical system (MEMS) package, the method comprising: applying first epoxy layers to a first substrate, at least one of the first epoxy layers coupled to a second substrate; applying a first post gel heat treatment to the first epoxy layers; after applying the first post gel heat treatment to the first epoxy layers, applying second epoxy layers to the second substrate and to the first epoxy layers; and applying a second post gel heat treatment to the first epoxy layers and the second epoxy layers.
A system, method, and device are shown that are operable to transform and align a plurality of fields from an input to an output data stream using a multilayer butterfly or inverse butterfly network by selectably switching bit positions of the input data stream. In some examples, a device includes a first circuit configured to selectably switch bit positions of a first subset of the data stream with a second subset of the data stream and a second circuit configured to: selectably switch bit positions of a first subset of the first subset of the data stream with a second subset of the first subset of the data stream, and selectably switch bit positions of a first subset of the second subset of the data stream with a second subset of the second subset of the data stream.
H03M 13/00 - Codage, décodage ou conversion de code pour détecter ou corriger des erreursHypothèses de base sur la théorie du codageLimites de codageMéthodes d'évaluation de la probabilité d'erreurModèles de canauxSimulation ou test des codes
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
H03M 13/27 - Codage, décodage ou conversion de code pour détecter ou corriger des erreursHypothèses de base sur la théorie du codageLimites de codageMéthodes d'évaluation de la probabilité d'erreurModèles de canauxSimulation ou test des codes utilisant des techniques d'entrelaçage
46.
STREAMING ENGINE WITH SEPARATELY SELECTABLE ELEMENT AND GROUP DUPLICATION
A streaming engine employed in a digital data processor specifies a fixed read only data stream defined by plural nested loops. An address generator produces address of data elements. A steam head register stores data elements next to be supplied to functional units for use as operands. An element duplication unit optionally duplicates data element an instruction specified number of times. A vector masking unit limits data elements received from the element duplication unit to least significant bits within an instruction specified vector length. If the vector length is less than a stream head register size, the vector masking unit stores all 0's in excess lanes of the stream head register (group duplication disabled) or stores duplicate copies of the least significant bits in excess lanes of the stream head register.
G06F 12/0875 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mémoire cache dédiée, p. ex. instruction ou pile
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 9/32 - Formation de l'adresse de l'instruction suivante, p. ex. par incrémentation du compteur ordinal
G06F 9/345 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat d'opérandes ou de résultats multiples
G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
G06F 12/0846 - Mémoire cache avec matrices multiples d’étiquettes ou de données accessibles simultanément
G06F 12/0897 - Mémoires cache caractérisées par leur organisation ou leur structure avec plusieurs niveaux de hiérarchie de mémoire cache
An integrated filter optical package including an ambient light sensor that incorporates an infrared (IR) filter in an integrated circuit (IC) stacked-die configuration is provided. The integrated filter optical package incorporates an infrared (IR) coated glass layer to filter out or block IR light while allowing visible (ambient) light to pass through to a light sensitive die having a light sensor. The ambient light sensor detects an amount of visible light that passes through the IR coated glass layer and adjusts a brightness or intensity of a display screen on an electronic device accordingly so that the display screen is readable.
An example apparatus includes: an integrated circuit including a first surface and terminals; a package including: a housing around the integrated circuit, the housing exposing the first surface; and an electrical interconnect including a second surface and an opening, the second surface electrically coupled to the terminals, the second surface mechanically coupled to the housing, the opening configured to expose the first surface.
A device includes a data path, a first interface configured to receive a first memory access request from a first peripheral device, and a second interface configured to receive a second memory access request from a second peripheral device. The device further includes an arbiter circuit configured to determine a first destination device connected to the data path and associated with the first memory access request and a first credit threshold corresponding to the first memory access request. The arbiter circuit is further configured to determine a second destination device connected to the data path and associated with the second memory access request and a second credit threshold corresponding to the second memory access request. The arbiter circuit is configured to arbitrate access to the data path by the first memory access request and the second memory access request based on the first credit threshold and the second credit threshold.
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
G06F 9/48 - Lancement de programmes Commutation de programmes, p. ex. par interruption
G06F 9/50 - Allocation de ressources, p. ex. de l'unité centrale de traitement [UCT]
G06F 12/06 - Adressage d'un bloc physique de transfert, p. ex. par adresse de base, adressage de modules, extension de l'espace d'adresse, spécialisation de mémoire
G06F 12/0811 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement avec hiérarchies de mémoires cache multi-niveaux
G06F 12/0815 - Protocoles de cohérence de mémoire cache
G06F 12/0817 - Protocoles de cohérence de mémoire cache à l’aide de méthodes de répertoire
G06F 12/0831 - Protocoles de cohérence de mémoire cache à l’aide d’un schéma de bus, p. ex. avec moyen de contrôle ou de surveillance
G06F 12/084 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement avec mémoire cache partagée
G06F 12/0846 - Mémoire cache avec matrices multiples d’étiquettes ou de données accessibles simultanément
G06F 12/0855 - Accès de mémoire cache en chevauchement, p. ex. pipeline
G06F 12/0862 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec pré-lecture
G06F 12/0875 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mémoire cache dédiée, p. ex. instruction ou pile
G06F 12/0891 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant des moyens d’effacement, d’invalidation ou de réinitialisation
G06F 12/1009 - Traduction d'adresses avec tables de pages, p. ex. structures de table de page
G06F 13/12 - Commande par programme pour dispositifs périphériques utilisant des matériels indépendants du processeur central, p. ex. canal ou processeur périphérique
G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
H03M 13/01 - Hypothèses de base sur la théorie du codageLimites de codageMéthodes d'évaluation de la probabilité d'erreurModèles de canauxSimulation ou test des codes
H03M 13/09 - Détection d'erreurs uniquement, p. ex. utilisant des codes de contrôle à redondance cyclique [CRC] ou un seul bit de parité
H03M 13/15 - Codes cycliques, c.-à-d. décalages cycliques de mots de code produisant d'autres mots de code, p. ex. codes définis par un générateur polynomial, codes de Bose-Chaudhuri-Hocquenghen [BCH]
H03M 13/27 - Codage, décodage ou conversion de code pour détecter ou corriger des erreursHypothèses de base sur la théorie du codageLimites de codageMéthodes d'évaluation de la probabilité d'erreurModèles de canauxSimulation ou test des codes utilisant des techniques d'entrelaçage
In described examples, a circuit includes a first current source, a second current source, a first bipolar junction transistor (BJT), a second BJT, a third BJT, a fourth BJT, and a fifth BJT. A base of the second BJT is coupled to a first terminal of the first current source. A base of the third BJT is coupled to a first terminal of the second current source, and an emitter of the third BJT is coupled to an emitter of the second BJT and a collector of the first BJT. A base of the fifth BJT is coupled to a base and an emitter of the fourth BJT and to a collector of the third BJT, and a collector of the fifth BJT is coupled to an emitter of the first BJT.
H03F 1/08 - Modifications des amplificateurs pour réduire l'influence défavorable de l'impédance interne des éléments amplificateurs
H03F 1/32 - Modifications des amplificateurs pour réduire la distorsion non linéaire
H03F 3/50 - Amplificateurs dans lesquels le signal d'entrée est appliqué — ou le signal de sortie est recueilli — sur une impédance commune aux circuits d'entrée et de sortie de l'élément amplificateur, p. ex. amplificateurs dits "cathodynes"
A system includes a battery powered domain, which may be powered by a voltage regulator, such as a low dropout (LDO) regulator. The components of the system may, as a default, maintain a lower-power state to preserve battery charge but may periodically go to a higher-power state to facilitate memory reads and writes and interrupts. The system may include hardware to change a power state of the regulator based on control signals that are also used for clock gating, thereby achieving quick transitions between the power states.
G05F 1/59 - Régulation de la tension ou de l'intensité là où la variable effectivement régulée par le dispositif de réglage final est du type continu utilisant des dispositifs à semi-conducteurs en série avec la charge comme dispositifs de réglage final comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de réglage final pour une charge unique
52.
NOISE ESTIMATION USING USER-CONFIGURABLE INFORMATION
An example system includes a memory to store correlation information that specifies a noise correlation value for each channel, of a set of channels, of image data; filter circuitry to determine a respective local intensity for each channel of the set of channels; and threshold calculation circuitry to sum the respective local intensities of a subset of the set of channels based on the correlation information to produce a sum of local intensities; and determine a noise threshold based on the sum of local intensities. Suppression circuitry of the system is to apply a noise suppression function to each channel of the subset of the set of channels of the image data based on the noise threshold.
H04N 23/81 - Chaînes de traitement de la caméraLeurs composants pour supprimer ou minimiser les perturbations lors de la génération de signaux d'image
H04N 23/84 - Chaînes de traitement de la caméraLeurs composants pour le traitement de signaux de couleur
H04N 25/61 - Traitement du bruit, p. ex. détection, correction, réduction ou élimination du bruit le bruit provenant uniquement de l'objectif, p. ex. l'éblouissement, l'ombrage, le vignettage ou le "cos4"
An integrated circuit, with an error amplifier having a first input, a second input, and an output, a voltage controlled oscillator having an input coupled to the output of the error amplifier, a feedback controlled voltage stage having at least one control coupled to the output of the error amplifier and an output coupled to the first input of the error amplifier, and an adaptive-reference voltage stage coupled to the second input of the error amplifier.
H03B 5/04 - Modifications du générateur pour compenser des variations dans les grandeurs physiques, p. ex. alimentation, charge, température
H03B 5/24 - Élément déterminant la fréquence comportant résistance, et soit capacité, soit inductance, p. ex. oscillateur à glissement de phase l'élément actif de l'amplificateur étant un dispositif à semi-conducteurs
An integrated circuit (IC) package includes a molding having a first surface and a second surface, the first surface opposing the second surface. An interconnect is encased in the molding. The interconnect includes pads situated at a periphery of a side of the IC package. A portion of the pads are exposed at the first surface of the molding. A die pad is situated proximal to the second surface of the molding. The die pad has a first surface and a second surface, the first surface opposing the second surface, and the second surface is circumscribed by the second surface of the molding. A die is mounted on the first surface of the die pad. A heat spreader is mounted on the second surface of the molding and the second surface of the die pad. The heat spreader extends between edges of the second surface of the molding.
H01L 23/367 - Refroidissement facilité par la forme du dispositif
H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
Methods, apparatus, and systems are described to facilitate phase detection for data clock synchronization. An example phase detection circuitry includes an oscillator having an output; frequency adjuster circuitry having an input, a first output, and a second output, the input of the frequency adjuster circuitry coupled to the output of the oscillator; a clock buffer circuitry including: a first resistor having a first terminal and a second terminal; and a second resistor having a first terminal and a second terminal, the second terminal of the second resistor coupled to the first terminal of the first resistor; and a feedback amplifier having a first input, a second input, and an output, the first input of the feedback amplifier coupled to a second terminal of the first resistor and a first terminal of the second resistor.
H03K 5/22 - Circuits présentant plusieurs entrées et une sortie pour comparer des impulsions ou des trains d'impulsions entre eux en ce qui concerne certaines caractéristiques du signal d'entrée, p. ex. la pente, l'intégrale
56.
ETCH STOP ARCHITECTURES FOR POWER DEVICE AND PASSIVE COMPONENTS
A semiconductor device includes a semiconductor substrate; a source electrode, a gate electrode, and a drain electrode on the semiconductor substrate; a staircase dielectric structure on the semiconductor substrate and laterally between the gate electrode and the drain electrode; and a metal layer on the staircase dielectric structure. The staircase dielectric structure includes a first dielectric layer on the semiconductor substrate, a first etch-stop layer on the first dielectric layer, and a second dielectric layer on the first etch-stop layer, where the first dielectric layer has a first lateral dimension greater than a second lateral dimension of the second dielectric layer. The metal layer includes a first field plate on at least a first region of the first dielectric layer and a second field plate on at least a second region of the second dielectric layer.
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT
57.
METHODS AND APPARATUS TO CORRECT NON-LINEARITY IN TRANSMITTERS
Methods, apparatus, systems, and articles of manufacture are described to correct non-linearity in transmitters. An example system includes an input stage, a driver, an input terminal of the driver coupled to an output terminal of the input stage; an output buffer, an input terminal of the output buffer coupled to an output terminal of the driver, an output terminal of the output terminal coupled to a first input terminal of the input stage via a resistor; and non-linear correction circuitry having an input terminal and an output terminal, the input terminal of the non-linear correction circuitry coupled to the output terminal of the output buffer and the first input terminal of the input stage via the resistor, the output terminal of the non-linear correction circuitry coupled to the output terminal of the input stage and the input terminal of the driver.
A61B 8/00 - Diagnostic utilisant des ondes ultrasonores, sonores ou infrasonores
H03K 17/687 - Commutation ou ouverture de porte électronique, c.-à-d. par d'autres moyens que la fermeture et l'ouverture de contacts caractérisée par l'utilisation de composants spécifiés par l'utilisation, comme éléments actifs, de dispositifs à semi-conducteurs les dispositifs étant des transistors à effet de champ
58.
SHORT CIRCUIT PROTECTION WITH TEMPERATURE COMPENSATION
Described embodiments include a circuit for overcurrent protection includes an amplifier having first and second amplifier inputs and an amplifier output. A reference voltage source has first and second reference voltage terminals and is configured to provide a reference voltage. The first reference voltage terminal is adapted to be coupled to a first transistor current terminal, and the second reference voltage terminal is coupled to the first amplifier input. A negative temperature coefficient (NTC) resistor has first and second NTC terminals. The first NTC terminal is adapted to be coupled to a second transistor current terminal, and the second NTC terminal is coupled to the second amplifier input. A transistor shutoff signal is provided at the amplifier output responsive to a voltage at the second amplifier input being greater than a voltage at the first amplifier input.
H02H 3/08 - Circuits de protection de sécurité pour déconnexion automatique due directement à un changement indésirable des conditions électriques normales de travail avec ou sans reconnexion sensibles à une surcharge
In an example, a Hall sensor can include an IC die formed on a lead frame that is configured to conduct a current, the IC die being configured to sense a magnetic field resulting from the current. The Hall sensor can include at least one magnetic permeability material film formed on the IC die. The Hall sensor can include at least one permalloy material layer formed on the respective at least one magnetic permeability material film, the at least one magnetic permeability material film and the at least one permalloy material layer combining to provide a magnetic concentrator providing concentration of the magnetic field.
G01R 33/00 - Dispositions ou appareils pour la mesure des grandeurs magnétiques
G01R 33/07 - Mesure de la direction ou de l'intensité de champs magnétiques ou de flux magnétiques en utilisant des dispositifs galvano-magnétiques des dispositifs à effet Hall
60.
PRE-POWER AMPLIFIER CIRCUITRY USING ACTIVE TERMINATION
An example apparatus includes: voltage buffer circuitry including: source follower circuitry having a terminal; and a resistor having a first terminal and a second terminal, the first terminal of the resistor coupled to the terminal of the source follower circuitry; and driver circuitry including: a first transistor having a first terminal and a second terminal, the first terminal of the first transistor coupled to the second terminal of the resistor; and a second transistor having a terminal coupled to the second terminal of the first transistor.
A circuit includes a first ground terminal, a second ground terminal, an output terminal, a transistor, a controller, and a resistor. The output terminal is configured to provide an output voltage. The transistor has a first terminal coupled to the output terminal, a second terminal coupled to the first ground terminal, and a control terminal. The controller has an output coupled to the control terminal, and a reference terminal coupled to the second ground terminal. The resistor has a first terminal coupled to the second terminal of the transistor, and a second terminal coupled to the reference terminal.
H02M 3/155 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs
An apparatus includes: a substrate having a first set of bond pads; an integrated circuit (IC) having a second set of bond pads; bond wires between bond pads of the first set of bond pads and respective bond pads of the second set of bond pads; a first encapsulant layer in contact with the substrate and spaced away from the IC; a second encapsulant layer in contact with the IC and spaced away from the substrate, the second encapsulant layer separated from the first encapsulant layer by a gap; and a third encapsulant layer in contact with at least one of the first encapsulant layer and the second encapsulant layer, the third encapsulant layer at least partially covering the gap.
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/10 - ConteneursScellements caractérisés par le matériau ou par la disposition des scellements entre les parties, p. ex. entre le couvercle et la base ou entre les connexions et les parois du conteneur
H01L 23/498 - Connexions électriques sur des substrats isolants
63.
Diodes with False Collectors Sandwiching and Tied to Anode
The present disclosure introduces semiconductor devices that include a first doped region having a first dopant type, a second doped region having a second dopant type different from the first dopant type, and third and fourth doped regions. The third and fourth doped regions have the first dopant type, contact corresponding opposite sides of the second doped region, and are electrically connected to the second doped region. The present disclosure also introduces diode implementations of such semiconductor devices, as well as methods of manufacturing such semiconductor devices.
Semiconductor devices and fabrication methods thereof are described. For example, a semiconductor device includes a semiconductor layer, a drain region disposed in the semiconductor layer, a source region disposed in the semiconductor layer, a channel region disposed between the drain region and the source region, a gate disposed over the channel region, and first and second insulating layers disposed between the gate and the semiconductor layer. Sections of the first insulating layer and sections of the second insulating layer alternate along a first direction perpendicular to a second direction defined between the drain region and the source region, each of the sections of the first insulating layer having a first thickness and each of the sections of the second insulating layer having a second thickness greater than the first thickness.
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
65.
METHODS AND APPARATUS TO MANAGE DEBUGGING INTERFACES OF COMPUTING DEVICES
Systems, apparatus, articles of manufacture, and methods are described to manage debugging interfaces of computing device. An example apparatus includes first memory configured to store a debug authentication status; a processor; second memory storing instructions that, when executed, cause the processor to: check the debug authentication status in the first memory; perform an authentication procedure in response to determining that the debug authentication status stored in the first memory does not indicate that debug is allowed; and set the debug authentication status in the first memory to indicate that debug is allowed in response to a successful performance of the authentication procedure.
A circuit comprises a clock, a counter, and a controller. The counter is connected to the clock. The controller is connected to the counter. The controller is configured to control a display brightness according to a brightness value and a count of the counter. The controller is further configured to perform, upon receiving the brightness value at an input, a digital display brightness update at a temporally proximate PWM segment in a clock frame. A positive integer number of PWM segments occur within the clock frame. The clock frame corresponds to a counted duration corresponding to a counting range of the counter. Contiguous counting is performed over an entirety of the clock frame. The controller causes uninterrupted illumination to be maintained from a first display frame to a second display frame, the second display frame being immediately subsequent to the first display frame.
H05B 45/14 - Commande de l'intensité de la lumière à l'aide d'une rétroaction électrique provenant de LED ou de modules de LED
H05B 45/325 - Modulation de la largeur des impulsions [PWM]
H05B 47/11 - Commande de la source lumineuse en réponse à des paramètres détectés en détectant la luminosité ou la température de couleur de la lumière ambiante
H05B 47/16 - Commande de la source lumineuse par des moyens de minutage
Semiconductor devices with guard ring structures are described. In some examples, a semiconductor device includes a semiconductor substrate, a III-N layer over the semiconductor substrate. The III-N layer extends past a device region of the semiconductor substrate. The semiconductor device further includes a guard ring surrounding the device region. The guard ring includes a discontinuity formed through the III-N layer and extending into the semiconductor substrate.
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT
68.
PROTECTIVE DIELECTRIC LAYER CRACK MITIGATION THROUGH STRESS SINGULARITY FIELD REDUCTION
A microelectronic device may have a protective dielectric layer over the top metal layer of the microelectronic device which provides a portion of a hermetic seal between the microelectronic device and the environment. The protective dielectric layer may also improve resistance to physical damage of the microelectronic device before packaging. The protective dielectric layer may have bond pad openings to allow electrical contact between the microelectronic device to a microelectronic package. The protective dielectric layer may overlap the bond pads to ensure the hermetic seal of the microelectronic device. Cracking of the protective dielectric layer in the region where the protective dielectric layer overlaps the bond pad may lead to failure of the microelectronic device. Stress analysis using finite element methods (FEM) and experimental data show that increasing the overlap of the protective dielectric layer over the bond pad may reduce protective dielectric layer cracking.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/10 - ConteneursScellements caractérisés par le matériau ou par la disposition des scellements entre les parties, p. ex. entre le couvercle et la base ou entre les connexions et les parois du conteneur
69.
SEMICONDUCTOR DIE SINGULATION USING DIE ATTACH FILM AND PLASMA DICING
An example semiconductor device package includes: a semiconductor die having a backside surface mounted to a die pad of a leadframe using a die attach film that includes polymer particles, the leadframe having leads spaced from the die pad; wire bonds coupling bond pads on a device side surface of the semiconductor die that is opposite the backside surface to the leads of the leadframe; and mold compound covering the semiconductor die, the wire bonds, and portions of the leads of the leadframe, with additional portions of the leads of the leadframe exposed from the mold compound to form terminals; wherein the semiconductor die has vertical sides extending from the backside surface to the device side surface that have a scalloped pattern.
H01L 21/683 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants pour le maintien ou la préhension
H01L 21/78 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
A circuit can include a first switch and a second switch. The first switch has first and second current terminals and a first control terminal, in which the first or second current terminal is coupled to a switch output. The second switch has third and fourth current terminals and a second control terminal, in which the second control terminal is coupled to the first control terminal, and the fourth current terminal is coupled to the switch output. A switch network is coupled between the first switch and the second switch.
H03K 17/687 - Commutation ou ouverture de porte électronique, c.-à-d. par d'autres moyens que la fermeture et l'ouverture de contacts caractérisée par l'utilisation de composants spécifiés par l'utilisation, comme éléments actifs, de dispositifs à semi-conducteurs les dispositifs étant des transistors à effet de champ
71.
METHODS AND APPARATUS TO DETECT AN ELECTRICAL ARC USING MACHINE LEARNING
Systems, apparatus, articles of manufacture, and methods for detection of an electrical arc using machine learning are described. Example instructions, when executed, cause at least one processor circuit to at least access data representing at least one of a voltage or a current of a monitored circuit, execute a machine learning model using the data to generate a classification representative of whether an arc has occurred within the monitored circuit, cause output of the result of the classification of whether the arc has occurred within the monitored circuit, record the data from the monitored circuit, and perform additional training of the machine learning model based on the recorded data.
THRTHR). The first reference voltage terminal is adapted to be coupled to a first transistor current terminal (402 drain), and the second reference voltage terminal is coupled to the first amplifier input (408). A negative temperature coefficient (NTC) resistor (422) has first and second NTC terminals. The first NTC terminal is adapted to be coupled to a second transistor current terminal (402 source), and the second NTC terminal is coupled to the second amplifier input (410). A transistor shutoff signal is provided at the amplifier output (412) responsive to a voltage at the second amplifier input (410) being greater than a voltage at the first amplifier input (408).
G01R 19/165 - Indication de ce qu'un courant ou une tension est, soit supérieur ou inférieur à une valeur prédéterminée, soit à l'intérieur ou à l'extérieur d'une plage de valeurs prédéterminée
G01R 19/32 - Compensation des variations de température
H02H 1/00 - Détails de circuits de protection de sécurité
H02H 3/087 - Circuits de protection de sécurité pour déconnexion automatique due directement à un changement indésirable des conditions électriques normales de travail avec ou sans reconnexion sensibles à une surcharge pour des systèmes à courant continu
An example method includes: computing a difference metric 655 between first sensed data 635A and second sensed data 635B, wherein the first sensed data is associated with a first region in a field of view of a sensor, and wherein second sensed data is associated with a second region in the field of view; determining that the first sensed data is distinguishable from the second sensed data using the difference metric; and detecting occupancy 665 in the first region in response to determining that the first sensed data is distinguishable from the second sensed data.
G01S 7/41 - Détails des systèmes correspondant aux groupes , , de systèmes selon le groupe utilisant l'analyse du signal d'écho pour la caractérisation de la cibleSignature de cibleSurface équivalente de cible
G01S 13/04 - Systèmes déterminant la présence d'une cible
G01S 13/536 - Discrimination entre objets fixes et mobiles ou entre objets se déplaçant à différentes vitesses utilisant la transmission d'ondes continues non modulées, ou modulées en amplitude, en fréquence ou en phase
G01S 13/56 - Discrimination entre objets fixes et mobiles ou entre objets se déplaçant à différentes vitesses pour la détection de présence
G01S 13/931 - Radar ou systèmes analogues, spécialement adaptés pour des applications spécifiques pour prévenir les collisions de véhicules terrestres
74.
LINEARIZATION OF DELAY DOMAIN ANALOG-TO-DIGITAL CONVERTERS
A delay-domain analog-to-digital converter (ADC) including first and second ADCs and corresponding look-up table (LUT) memories. Control logic controls the first ADC to convert a first analog level plus a first offset to a first digital value; controls the second ADC to convert the first analog level plus a second offset to a second digital value; and computes a first difference value between the first and second digital values. The control logic further controls the first ADC to convert the first analog level minus the first offset to a third digital value; controls the second ADC to convert the first analog level plus the second offset to a fourth digital value; computes a second difference value between the third and fourth digital values; and adjusts a correction value for the first analog level in the LUT memory based on a third difference between the first and second difference values.
H03M 1/46 - Valeur analogique comparée à des valeurs de référence uniquement séquentiellement, p. ex. du type à approximations successives avec convertisseur numérique/analogique pour fournir des valeurs de référence au convertisseur
H03M 1/06 - Compensation ou prévention continue de l'influence indésirable de paramètres physiques
75.
POWER AMPLIFIER CASCODE BIAS GENERATION USING OUTPUT BIAS VOLTAGE
Embodiments disclosed herein relate to power amplifiers and topology design thereof. In an example, a circuit includes a power amplifier (PA), a voltage divider, and a bias voltage generator circuit. The PA includes a first transistor coupled to receive a first input signal, a second transistor coupled to receive a second input signal, a third transistor coupled to the first transistor and coupled to the bias voltage generator circuit, and a fourth transistor coupled to the second transistor, the bias voltage generator circuit, and the third transistor. The voltage divider includes a first resistor and a second resistor. The first resistor is coupled to the third transistor of the PA. The second resistor is coupled to the fourth transistor of the PA. The first resistor and the second resistor are coupled to each other and coupled to the bias voltage generator circuit.
A semiconductor device comprising a semiconductor substrate having a first cut side and an opposite second cut side, a circuit formed in or over the semiconductor substrate between the first and second cut sides, and a first scribelane portion between the circuit and the first cut side and a second scribelane portion between the circuit and the second cut side, the first scribelane portion including conductive scribelane structures, and the second scribelane portion being devoid of conductive scribelane structures.
H01L 21/66 - Test ou mesure durant la fabrication ou le traitement
H01L 21/78 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
A test system includes a test instrument with a signal terminal, a splitter having a splitter input connected to the signal terminal and multiple splitter outputs, multiple test channels, each including a socket with a socket terminal connected to a respective one of the splitter outputs to couple a transceiver terminal of an installed electronic device under test (DUT) to the respective splitter output, and a controller configured to operate the test instrument to concurrently test transceiver circuits of the installed DUTs at respective unique subcarriers of an OFDM signal at the signal terminal.
In a described example, an apparatus can include a multi-layer substrate and a capacitor device. The multi-layer substrate has a first surface and a second surface. The capacitor device is on the second surface of the multi-layer substrate. The capacitor device can include a conductive substrate layer, a dielectric layer, a first capacitor terminal, and a second capacitor terminal. The conductive substrate layer can include a first set of fingers and a second set of fingers. The first set of fingers is interdigitated with the second set of fingers. The dielectric layer is between the first and second set of fingers. The first capacitor terminal is coupled to the first set of fingers. The second capacitor terminal is coupled to the second set of fingers.
Methods, apparatus, systems, and articles of manufacture are described to correct non-linearity in transmitters. An example system includes an input stage, a driver, an input terminal of the driver coupled to an output terminal of the input stage; an output buffer, an input terminal of the output buffer coupled to an output terminal of the driver, an output terminal of the output terminal coupled to a first input terminal of the input stage via a resistor; and non-linear correction circuitry having an input terminal and an output terminal, the input terminal of the non-linear correction circuitry coupled to the output terminal of the output buffer and the first input terminal of the input stage via the resistor, the output terminal of the non-linear correction circuitry coupled to the output terminal of the input stage and the input terminal of the driver.
H03K 3/01 - Circuits pour produire des impulsions électriquesCircuits monostables, bistables ou multistables Détails
A61B 8/00 - Diagnostic utilisant des ondes ultrasonores, sonores ou infrasonores
H03K 17/687 - Commutation ou ouverture de porte électronique, c.-à-d. par d'autres moyens que la fermeture et l'ouverture de contacts caractérisée par l'utilisation de composants spécifiés par l'utilisation, comme éléments actifs, de dispositifs à semi-conducteurs les dispositifs étant des transistors à effet de champ
80.
METHODS AND APPARATUS TO REDUCE INTERFERENCE ASSOCIATED WITH A CHARGE PUMP
Methods, apparatus, and systems are described to facilitate phase detection for data clock synchronization. An example apparatus includes a charge pump having a first capacitor, a second capacitor, and a terminal; and clamping circuitry having a terminal, the terminal of the clamping circuitry coupled to the first capacitor via the terminal and the second capacitor via the terminal.
H02M 3/07 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des résistances ou des capacités, p. ex. diviseur de tension utilisant des capacités chargées et déchargées alternativement par des dispositifs à semi-conducteurs avec électrode de commande
H02M 1/32 - Moyens pour protéger les convertisseurs autrement que par mise hors circuit automatique
H02M 1/44 - Circuits ou dispositions pour corriger les interférences électromagnétiques dans les convertisseurs ou les onduleurs
The first example is related to a device including a die attach pad and a die. The die attach pad has a surface region. The die includes a base surface that fits within the surface region of the die attach pad. The die also includes a top surface opposite the base surface. The top surface is larger than the base surface.
In examples, a semiconductor package includes a copper lead having top and bottom surfaces, an end surface, and first and second lateral surfaces orthogonal to the top, bottom, and end surfaces. The end surface, the top surface, and the bottom surface are plated with another metal, a first portion of the first lateral surface distal to a mold compound and proximal to the end surface is plated with the another metal, a second portion of the first lateral surface distal to the mold compound and proximal to the first portion of the first lateral surface is not plated with the another metal, a first portion of the second lateral surface distal to the mold compound and proximal to the end surface is plated with the another metal, and a second portion of the second lateral surface distal to the mold compound and proximal to the first portion of the second lateral surface is not plated with the another metal.
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
83.
LEADFRAME AND ELECTRONIC DEVICE SINGULATION PROCESS
An electronic device and method are provided. The method includes providing an array of electronic devices having leadframes where the leadframes include at least one depopulated lead and external leads interconnected by a first dambar, a second dambar, and a connection assembly. The connection assembly connects the first dambar to a first external lead of a first leadframe and to a second external lead of a second adjacent leadframe. A first punch process is performed to remove the first dambar and the second dambar from the leadframes. A second punch process is performed to create a cut in the connection assembly proximate the first external lead adjacent to the at least one depopulated lead to disconnect the connection assembly from the first external lead. A trimming process is performed to trim external leads of the leadframes to their required length while simultaneously removing the connection assembly.
H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
Integrated devices having a coaxial structure are described. In one example, an integrated device includes a package substrate and a first coaxial structure. The package substrate includes an integrated die and a signal launch configured to emit or receive a signal. The first coaxial structure is arranged partially on a surface of the package substrate. The first coaxial structure includes an inner coaxial conductor electrically coupled to the signal launch and an outer coaxial conductor comprising an array of grounded conductors arranged to at least partially surround the inner coaxial conductor. The first coaxial structure is adapted to be coupled to a second coaxial structure of a PCB via the surface of the package substrate.
A semiconductor package includes a lead having an exterior surface portion, at an exterior of the semiconductor package, and an encapsulated surface portion contacting an encapsulation material. A solderable metal layer is on the exterior surface portion. The lead has a higher surface roughness at the encapsulated surface portion than at the exterior surface portion. Before the solderable metal layer is formed, polymer material of the encapsulation material may extend onto the exterior surface portion. A first portion of the polymer material on the exterior surface portion is removed, exposing areas of the lead. Metal from the lead, where exposed by a remaining portion of the polymer material, is removed by an electrolytic process. The lead is biased to a positive potential with respect to an electrolytic solution. Subsequently, the remaining portion of the polymer material is removed. The solderable metal layer is formed on the exterior surface portion.
H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
Various embodiments of the present disclosure relate to optimizing the execution of a transformer network, and in particular, to optimizing the execution of non-linear operations within the transformer network. In one example embodiment, a technique for executing a transformer network within the context of an encoder is provided. The technique first includes generating embedding data based on sensor data, and generating key data, query data, and value data based on the embedding data. Next the technique includes producing a first result by performing a first matrix multiplication operation with respect to the key data and transpose-read query data. Next, the technique includes performing a SoftMax operation on the first result to produce a second result, and transpose-writing the second result to memory. Finally, the technique includes producing a third result by performing a second matrix multiplication operation with respect to the value data and transpose-written second result.
Various embodiments of the present disclosure relate to converting sensor data from a first perspective to a second perspective, and in particular, to improving the efficiency of mapping feature data from a first perspective to a second perspective within the context of a neural network. In one example embodiment, a technique for mapping sensor data from a first perspective to a second perspective is provided. The technique first includes processing sensor data to produce a first set of feature maps associated with a first perspective. Next, the technique includes transposing the first set of feature maps to produce a first set of transposed feature maps. Once transposed, the technique includes transforming the first set of transposed feature maps into a second set of feature maps associated with a second perspective. Finally, the technique includes transposing the second set of feature maps to produce a second set of transposed feature maps.
An example method includes: computing a difference metric between first sensed data and second sensed data, wherein the first sensed data is associated with a first region in a field of view of a sensor, and wherein second sensed data is associated with a second region in the field of view; determining that the first sensed data is distinguishable from the second sensed data using the difference metric; and detecting occupancy in the first region in response to determining that the first sensed data is distinguishable from the second sensed data.
G01S 13/56 - Discrimination entre objets fixes et mobiles ou entre objets se déplaçant à différentes vitesses pour la détection de présence
B60N 2/00 - Sièges spécialement adaptés aux véhiculesAgencement ou montage des sièges dans les véhicules
G01S 7/41 - Détails des systèmes correspondant aux groupes , , de systèmes selon le groupe utilisant l'analyse du signal d'écho pour la caractérisation de la cibleSignature de cibleSurface équivalente de cible
An integrated circuit includes a memory cell that includes a first and second cross-coupled inverters, an output of the first inverter connected to an input of the second inverter, and an output of the second inverter connected to an input of the first inverter. A resistor and a first switch are between a power rail and a power terminal of the first inverter, a fuse and a second switch are between the power rail and a power terminal of the second inverter. The first and second switches are configured to conduct during a first phase of a control signal. A third switch is between the output of the first inverter and a reference rail and a fourth switch is between the output of the second inverter and the reference rail. The third and fourth switches are configured to conduct during a second phase of the control signal.
G11C 17/18 - Circuits auxiliaires, p. ex. pour l'écriture dans la mémoire
G11C 17/16 - Mémoires mortes programmables une seule foisMémoires semi-permanentes, p. ex. cartes d'information pouvant être replacées à la main dans lesquelles le contenu est déterminé en établissant, en rompant ou en modifiant sélectivement les liaisons de connexion par une modification définitive de l'état des éléments de couplage, p. ex. mémoires PROM utilisant des liaisons électriquement fusibles
H01L 23/525 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées avec des interconnexions modifiables
H10B 20/25 - Dispositifs ROM programmable une seule fois, p. ex. utilisant des jonctions électriquement fusibles
90.
Analytics-Driven Summary Views for Surveillance Networks
A method of displaying surveillance video streams is provided that includes receiving surveillance video streams generated by a plurality of video cameras, and displaying a selected subset of the surveillance video streams in a summary view on at least one display device, wherein, for each surveillance video stream in the summary view, only a relevant portion of each frame in the surveillance video stream is displayed, and wherein a relevant portion is a subset of a frame for at least some of the surveillance video streams in the summary view.
H04N 21/218 - Source du contenu audio ou vidéo, p. ex. réseaux de disques locaux
H04N 21/44 - Traitement de flux élémentaires vidéo, p. ex. raccordement d'un clip vidéo récupéré d'un stockage local avec un flux vidéo en entrée ou rendu de scènes selon des graphes de scène du flux vidéo codé
H04N 21/8549 - Création de résumés vidéo, p. ex. bande annonce
A method for compiling and executing a nested loop includes initializing a nested loop controller with an outer loop count value and an inner loop count value. The nested loop controller includes a predicate FIFO. The method also includes coalescing the nested loop and, during execution of the coalesced nested loop, causing the nested loop controller to populate the predicate FIFO and executing a get predicate instruction having an offset value, where the get predicate returns a value from the predicate FIFO specified by the offset value. The method further includes predicating an outer loop instruction on the returned value from the predicate FIFO.
G06F 5/06 - Procédés ou dispositions pour la conversion de données, sans modification de l'ordre ou du contenu des données maniées pour modifier la vitesse de débit des données, c.-à-d. régularisation de la vitesse
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
92.
METHOD OF REDUCING INTEGRATED DEEP TRENCH OPTICALLY SENSITIVE DEFECTIVITY
A microelectronic device includes an integrated deep trench in a substrate, with a field oxide layer on the substrate. The integrated deep trench includes a of deep trench extending into semiconductor material of the substrate, a deep trench sidewall dielectric layer contacting the substrate and an electrically conductive trench-fill material contacting the deep trench sidewall dielectric layer. The conductive trench-fill material is covered during the formation of the field oxide layer to minimize the trench-fill seam void volume. Minimizing the trench-fill seam void volume minimizes optical defectivity observed in subsequent yield enhancement. The integrated deep trench may be configured as a capacitor or may be configured as a contact to the underlying substrate.
A circuit (100) can include a first switch (102) and a second switch (104). The first switch (122) has first and second current terminals and a first control terminal (112), in which the first or second current terminal is coupled to a switch output (114). The second switch (104) has third and fourth current terminals and a second control terminal (120), in which the second control terminal (120) is coupled to the first control terminal (112), and the fourth current terminal is coupled to the switch output (114). A switch network (106) is coupled between the first switch (102) and the second switch (104).
H03K 17/082 - Modifications pour protéger le circuit de commutation contre la surintensité ou la surtension par réaction du circuit de sortie vers le circuit de commande
H03K 17/14 - Modifications pour compenser les variations de valeurs physiques, p. ex. de la température
G01R 19/00 - Dispositions pour procéder aux mesures de courant ou de tension ou pour en indiquer l'existence ou le signe
H02M 1/00 - Détails d'appareils pour transformation
94.
LINEARIZATION OF DELAY DOMAIN ANALOG-TO-DIGITAL CONVERTERS
A delay-domain anal og-to-digi tai converter (ADC) (200) including first and second ADCs (240, 241) and corresponding look-up table (LUT) memories (250, 251), and calibration method for the same. Control logic controls the first ADC (240) to convert (402) a first analog level plus a first offset to a first digital value; controls the second ADC (241) to convert the first analog level plus a second offset to a second digital value; and computes a first difference value between the first and second digital values. The control logic is further controls the first ADC to convert the first analog level minus the first offset to a third digital value; controls the second ADC to convert the first analog level plus the second offset to a fourth digital value; computes a second difference value between the third and fourth digital values; and adjusts a correction value associated with the first analog level in the LUT memory (250) based on a third difference between the first and second difference values.
A method includes receiving a feedback signal associated with a multi-level converter circuit. The multi-level converter circuit includes a two-level converter circuit and a higher-level converter circuit. The higher-level converter circuit increases a number of levels associated with the multi-level converter circuit to more than two levels provided by the two-level converter circuit. The method also includes generating at least one control signal for controlling at least one switch of the two-level converter circuit based on the feedback signal. The method further includes generating at least another control signal for controlling at least another switch of the higher-level converter circuit based on the feedback signal.
H02M 7/483 - Convertisseurs munis de sorties pouvant chacune avoir plus de deux niveaux de tension
H02M 7/5395 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant alternatif sans possibilité de réversibilité par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs, p. ex. onduleurs à impulsions à un seul commutateur avec commande automatique de la forme d'onde ou de la fréquence de sortie par modulation de largeur d'impulsions
96.
SEMICONDUCTOR DEVICES IN INTEGRATED CIRCUIT HAVING DIFFERENT THRESHOLD VOLTAGES
The present disclosure generally relates to semiconductor devices in an integrated circuit (IC) that have different threshold voltages. In an example, an IC includes a semiconductor substrate, a channel layer, a barrier layer, a first semiconductor device, and a second semiconductor device. The channel layer is on the semiconductor substrate, and the channel layer includes a gallium nitride (GaN) material. The barrier layer is on the channel layer. The first semiconductor device is on the semiconductor substrate. The first semiconductor device includes a first terminal over the barrier layer, and the first semiconductor device has a first threshold voltage. The second semiconductor device is on the semiconductor substrate. The second semiconductor device includes a second terminal over the barrier layer, and the second semiconductor device has a second threshold voltage different from the first threshold voltage. The first and second threshold voltages are both positive or negative voltages.
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT
97.
SEMICONDUCTOR DEVICES IN INTEGRATED CIRCUIT HAVING DIFFERENT THRESHOLD VOLTAGES
The present disclosure generally relates to semiconductor devices in an integrated circuit (IC) that have different threshold voltages. In an example, a channel layer is formed on a semiconductor substrate. The channel layer includes a gallium nitride (GaN) material. A barrier layer is formed on the channel layer. A first semiconductor device is formed on the semiconductor substrate. The first semiconductor device includes a first terminal over the barrier layer, and the first semiconductor device has a first threshold voltage. A second semiconductor device is formed on the semiconductor substrate. The second semiconductor device includes a second terminal over the barrier layer, and the second semiconductor device has a second threshold voltage different from the first threshold voltage. The first and second threshold voltages are both positive or negative voltages.
H01L 27/085 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
An example apparatus includes a substrate having opposing first and second surfaces. The apparatus also includes an on-substrate device on the first surface of the substrate and a wafer cap on the first surface of the substrate over the on-substrate device. A peripheral ring layer of a fusible alloy is configured to hermetically seal the wafer cap to the first surface of the substrate around the on-substrate device.
H01L 23/10 - ConteneursScellements caractérisés par le matériau ou par la disposition des scellements entre les parties, p. ex. entre le couvercle et la base ou entre les connexions et les parois du conteneur
H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
Mask devices for photolithography used in semiconductor and other device fabrication are described. For example, a mask device includes a light-passing substrate and a patterned opaque layer disposed on the light-passing substrate. The patterned opaque layer includes a light-modulating region with elongate features consecutively disposed at increasing distances from one another.
An apparatus includes a transmitter, a voltage regulator, an isolator, and a test controller. The transmitter has an input, an output, and a first supply voltage terminal. The input couples to the apparatus' input terminal. The voltage regulator's input couples to a second supply voltage terminal. The voltage regulator's output couples to the first supply terminal. The first terminal of the isolator couples to the output of the transmitter. A first test controller terminal couples to the second supply voltage terminal. A second test controller terminal couples to the input terminal of the apparatus. The first control output couples to the control input of the voltage regulator. The test controller changes a logic state of a control signal at the first control output from a first logic state to a second logic state.
H03K 19/20 - Circuits logiques, c.-à-d. ayant au moins deux entrées agissant sur une sortieCircuits d'inversion caractérisés par la fonction logique, p. ex. circuits ET, OU, NI, NON
