Intel Corporation

États‑Unis d’Amérique

Retour au propriétaire

1-100 de 46 581 pour Intel Corporation et 2 filiales Trier par
Recheche Texte
Excluant les filiales
Affiner par Reset Report
Type PI
        Brevet 46 191
        Marque 390
Juridiction
        États-Unis 30 918
        International 15 433
        Canada 130
        Europe 100
Propriétaire / Filiale
[Owner] Intel Corporation 46 581
Intel IP Corporation 35
Intel Mobile Communications GmbH 8
Date
Nouveautés (dernières 4 semaines) 366
2025 avril (MACJ) 243
2025 mars 197
2025 février 158
2025 janvier 144
Voir plus
Classe IPC
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions 2 642
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide 2 063
G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire 1 631
H04L 29/06 - Commande de la communication; Traitement de la communication caractérisés par un protocole 1 581
H01L 29/66 - Types de dispositifs semi-conducteurs 1 576
Voir plus
Classe NICE
09 - Appareils et instruments scientifiques et électriques 336
42 - Services scientifiques, technologiques et industriels, recherche et conception 117
41 - Éducation, divertissements, activités sportives et culturelles 40
38 - Services de télécommunications 33
16 - Papier, carton et produits en ces matières 24
Voir plus
Statut
En Instance 7 094
Enregistré / En vigueur 39 487
  1     2     3     ...     100        Prochaine page

1.

EMIB ARCHITECTURE WITH DEDICATED METAL LAYERS FOR IMPROVING POWER DELIVERY

      
Numéro d'application 19000015
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Xie, Jianyong
  • Sharan, Sujit
  • Chen, Huang-Ta

Abrégé

Embodiments disclosed herein include electronic packages with a bridge that comprise improved power delivery architectures. In an embodiment, a bridge comprises a substrate and a routing stack over the substrate. In an embodiment, the routing stack comprises first routing layers, where individual ones of the first routing layers have a first thickness, and a second routing layer, where the second routing layer has a second thickness that is greater than the first thickness.

Classes IPC  ?

  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
  • H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/498 - Connexions électriques sur des substrats isolants
  • H01L 23/64 - Dispositions relatives à l'impédance
  • H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou

2.

DEEP NEURAL NETWORK ARCHITECTURE USING PIECEWISE LINEAR APPROXIMATION

      
Numéro d'application 18989154
Statut En instance
Date de dépôt 2024-12-20
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Pillai, Kamlesh
  • Kalsi, Gurpreet S.
  • Mishra, Amit

Abrégé

In one embodiment, an apparatus comprises a log circuit to: identify an input associated with a logarithm operation, wherein the logarithm operation is to be performed by the log circuit using piecewise linear approximation; identify a first range that the input falls within, wherein the first range is identified from a plurality of ranges associated with a plurality of piecewise linear approximation (PLA) equations for the logarithm operation, and wherein the first range corresponds to a first equation of the plurality of PLA equations; compute a result of the first equation based on a plurality of operands associated with the first equation; and return an output associated with the logarithm operation, wherein the output is generated based at least in part on the result of the first equation.

Classes IPC  ?

  • G06N 3/048 - Fonctions d’activation
  • G06F 7/499 - Maniement de valeur ou d'exception, p. ex. arrondi ou dépassement
  • G06F 7/556 - Méthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs n'établissant pas de contact, p. ex. tube, dispositif à l'état solideMéthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs non spécifiés pour l'évaluation de fonctions par calcul de fonctions logarithmiques ou exponentielles
  • G06F 17/11 - Opérations mathématiques complexes pour la résolution d'équations
  • G06F 17/17 - Évaluation de fonctions par des procédés d'approximation, p. ex. par interpolation ou extrapolation, par lissage ou par le procédé des moindres carrés
  • G06N 3/044 - Réseaux récurrents, p. ex. réseaux de Hopfield
  • G06N 3/045 - Combinaisons de réseaux
  • G06N 3/063 - Réalisation physique, c.-à-d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G06N 3/084 - Rétropropagation, p. ex. suivant l’algorithme du gradient

3.

INTEGRITY PROTECTED COMMAND BUFFER EXECUTION

      
Numéro d'application 18990178
Statut En instance
Date de dépôt 2024-12-20
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Pappachan, Pradeep M.
  • Lal, Reshma

Abrégé

Embodiments are directed to providing integrity-protected command buffer execution. An embodiment of an apparatus includes a computer-readable memory comprising one or more command buffers and a processing device communicatively coupled to the computer-readable memory to read, from a command buffer of the computer-readable memory, a first command received from a host device, the first command executable by one or more processing elements on the processing device, the first command comprising an instruction and associated parameter data, compute a first authentication tag using a cryptographic key associated with the host device, the instruction and at least a portion of the parameter data, and authenticate the first command by comparing the first authentication tag with a second authentication tag computed by the host device and associated with the command.

Classes IPC  ?

  • H04L 9/32 - Dispositions pour les communications secrètes ou protégéesProtocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système
  • G06F 21/60 - Protection de données
  • H04L 9/08 - Répartition de clés

4.

COMPUTING SYSTEM POWER OPTIMIZATION BASED ON RUNTIME METRICS

      
Numéro d'application 18990429
Statut En instance
Date de dépôt 2024-12-20
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Kirubakaran, Deepak Samuel
  • An, Ho Jeong
  • Aram, Nisha
  • Atluri, Sravya
  • Dutta, Simonjit
  • Guo, Darwin
  • Hou, Linlin
  • Huang, Yishin
  • Kang, Ho Kyu
  • Onken, Brice
  • Ramaraj, Veeraraghavan
  • Rieck, Cameron
  • Srinivas, Malavika
  • Udhayan, Venkateshan
  • Vanegas Patino, Fidel Angel
  • Wang, Zhongsheng
  • Zaragoza, Ulises

Abrégé

A component of a computing system, including: processor circuitry; and a non-transitory computer-readable storage medium including instructions that, when executed by the processor circuitry, cause the processor circuitry to: dynamically monitor runtime metrics across processor cores of the computing system, wherein the runtime metrics comprise a measure of system-critical task residency and a measure of user-critical foreground application utilization; and initiate a power optimization action configured to transition the computing system into a power efficiency mode when the system-critical task residency is below a system-critical task residency threshold and the user-critical foreground application utilization is below a user-critical foreground application utilization threshold.

Classes IPC  ?

  • G06F 1/3296 - Économie d’énergie caractérisée par l'action entreprise par diminution de la tension d’alimentation ou de la tension de fonctionnement

5.

PACKET LOAD BALANCER

      
Numéro d'application 18986566
Statut En instance
Date de dépôt 2024-12-18
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Yu, Ping
  • Ni, Hongjun
  • Zhu, Tao
  • Cai, Houxiang
  • Shao, Wenjian

Abrégé

Examples described herein relate to processing packets. In some examples, based on receipt of a Hypertext Transfer Protocol (HTTP) packet at a network interface device, the HTTP packet comprising an HTTP body and HTTP header: provide the HTTP header, but not the HTTP body, for processing in user space; modify solely the HTTP header in user space; and in kernel space, combine the modified HTTP header and the HTTP body prior to transmission of the HTTP packet with modified HTTP header to a client.

Classes IPC  ?

  • H04L 69/22 - Analyse syntaxique ou évaluation d’en-têtes
  • H04L 67/1004 - Sélection du serveur pour la répartition de charge

6.

MULTI-LEVEL PORT TRANSLATION FOR ROUTING IN NETWORKS

      
Numéro d'application 18981161
Statut En instance
Date de dépôt 2024-12-13
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Lakhotia, Kartik
  • Farrokhbakht, Hossein
  • Kalsi, Gurpreet Singh
  • Petrini, Fabrizio

Abrégé

Examples described herein relate to performing source routing of a packet to route the packet from a source to a destination through multiple routers by specification of a path of logical port identifiers through the multiple routers. In some examples, multiple routers are to translate the logical port identifiers into physical ports based on configurations. In some examples, the path of the packet through the multiple routers is based on a topology of the routers.

Classes IPC  ?

  • H04L 45/02 - Mise à jour ou découverte de topologie
  • H04L 45/00 - Routage ou recherche de routes de paquets dans les réseaux de commutation de données

7.

EPITAXIAL SOURCE OR DRAIN STRUCTURES FOR ADVANCED INTEGRATED CIRCUIT STRUCTURE FABRICATION

      
Numéro d'application 18999923
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Joshi, Subhash
  • Jackson, Michael J.
  • Hattendorf, Michael L.

Abrégé

Embodiments of the disclosure are in the field of advanced integrated circuit structure fabrication and, in particular, 10 nanometer node and smaller integrated circuit structure fabrication and the resulting structures. In an example, an integrated circuit structure includes a fin comprising silicon, the fin having a lower fin portion and an upper fin portion. A gate electrode is over the upper fin portion of the fin, the gate electrode having a first side opposite a second side. A first epitaxial source or drain structure is embedded in the fin at the first side of the gate electrode. A second epitaxial source or drain structure is embedded in the fin at the second side of the gate electrode, the first and second epitaxial source or drain structures comprising silicon and germanium and having a match-stick profile.

Classes IPC  ?

  • H10D 64/01 - Fabrication ou traitement
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
  • H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
  • H01L 21/285 - Dépôt de matériaux conducteurs ou isolants pour les électrodes à partir d'un gaz ou d'une vapeur, p. ex. condensation
  • H01L 21/308 - Traitement chimique ou électrique, p. ex. gravure électrolytique en utilisant des masques
  • H01L 21/311 - Gravure des couches isolantes
  • H01L 21/762 - Régions diélectriques
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
  • H10D 1/47 - Résistances n’ayant pas de barrières de potentiel
  • H10D 30/01 - Fabrication ou traitement
  • H10D 30/62 - Transistors à effet de champ à ailettes [FinFET]
  • H10D 30/69 - Transistors IGFET ayant des isolateurs de grille à piégeage de charges, p. ex. transistors MNOS
  • H10D 62/00 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel
  • H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
  • H10D 62/13 - Régions semi-conductrices connectées à des électrodes transportant le courant à redresser, amplifier ou commuter, p. ex. régions de source ou de drain
  • H10D 62/822 - Hétérojonctions comprenant uniquement des hétérojonctions de matériaux du groupe IV, p. ex. des hétérojonctions Si/Ge
  • H10D 62/834 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux étant des matériaux du groupe IV, p. ex. Si dopé B ou Ge non dopé caractérisés en outre par les dopants
  • H10D 64/23 - Électrodes transportant le courant à redresser, à amplifier, à faire osciller ou à commuter, p. ex. sources, drains, anodes ou cathodes
  • H10D 64/68 - Électrodes ayant un conducteur couplé capacitivement à un semi-conducteur par un isolant, p. ex. électrodes du type métal-isolant-semi-conducteur [MIS] caractérisées par l’isolant, p. ex. par l’isolant de grille
  • H10D 84/01 - Fabrication ou traitement
  • H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]
  • H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement
  • H10D 84/85 - Transistors IGFET complémentaires, p. ex. CMOS
  • H10D 89/10 - Schémas de dispositifs intégrés

8.

ADJUSTMENT OF PORT CONNECTIVITY OF AN INTERFACE

      
Numéro d'application 19000121
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Elmaleh, Liron
  • Louzoun, Eliel
  • Amar, Yosef Hai
  • Meir, Alon

Abrégé

Examples described herein relate to a network interface device. The network interface device includes a host interface; a network interface; and a direct memory access (DMA) circuitry. In some examples, the host interface includes circuitry to: apply a first configuration of Peripheral Component Interconnect Express (PCIe) upstream ports and downstream ports and without reboot of the network interface device, apply a second configuration to adjust routing of communication among devices coupled to the PCIe upstream ports and downstream ports.

Classes IPC  ?

  • G06F 13/42 - Protocole de transfert pour bus, p. ex. liaisonSynchronisation
  • G06F 13/40 - Structure du bus

9.

SECURING AUDIO COMMUNICATIONS

      
Numéro d'application 19000185
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Pappachan, Pradeep M.
  • Lal, Reshma
  • Ughreja, Rakesh A.
  • Dwarakanath, Kumar N.
  • Moore, Victoria C.

Abrégé

Systems and methods include establishing a cryptographically secure communication between an application module and an audio module. The application module is configured to execute on an information-handling machine, and the audio module is coupled to the information-handling machine. The establishment of the cryptographically secure communication may be at least partially facilitated by a mutually trusted module.

Classes IPC  ?

  • H04L 9/00 - Dispositions pour les communications secrètes ou protégéesProtocoles réseaux de sécurité
  • G06F 9/54 - Communication interprogramme
  • G06F 21/44 - Authentification de programme ou de dispositif
  • G06F 21/57 - Certification ou préservation de plates-formes informatiques fiables, p. ex. démarrages ou arrêts sécurisés, suivis de version, contrôles de logiciel système, mises à jour sécurisées ou évaluation de vulnérabilité
  • G06F 21/60 - Protection de données
  • G06F 21/83 - Protection des dispositifs de saisie, d’affichage de données ou d’interconnexion dispositifs de saisie de données, p. ex. claviers, souris ou commandes desdits claviers ou souris
  • G06F 21/84 - Protection des dispositifs de saisie, d’affichage de données ou d’interconnexion dispositifs d’affichage, p. ex. écrans ou moniteurs
  • H04L 9/08 - Répartition de clés
  • H04L 9/40 - Protocoles réseaux de sécurité

10.

METHODS AND APPARATUS TO UTILIZE LARGE LANGUAGE ARTIFICIAL INTELLIGENCE MODELS TO CONVERT COMPUTER CODE

      
Numéro d'application 19002358
Statut En instance
Date de dépôt 2024-12-26
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Khemka, Jyotsna
  • Tiwari, Saurabh

Abrégé

Systems, apparatus, articles of manufacture, and methods are disclosed to utilize large language artificial intelligence models to convert computer code. An example apparatus includes instructions and processor circuitry to execute the instructions to at least: train a large language model based on a computer instructions repository that includes code of a first type; utilize the large language model to convert an input set of instructions of the first type into output code of a second type; cause execution of the output code; determine if the execution is successful; and when the execution is not successful, utilize the output code for fine-tuning training of the large language model with incorrect data.

Classes IPC  ?

  • G06F 8/35 - Création ou génération de code source fondée sur un modèle
  • G06N 3/0895 - Apprentissage faiblement supervisé, p. ex. apprentissage semi-supervisé ou auto-supervisé

11.

ADVANCED LITHOGRAPHY AND SELF-ASSEMBLED DEVICES

      
Numéro d'application 18999945
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Schenker, Richard E.
  • Bristol, Robert L.
  • Lin, Kevin L.
  • Gstrein, Florian
  • Blackwell, James M.
  • Krysak, Marie
  • Chandhok, Manish
  • Nyhus, Paul A.
  • Wallace, Charles H.
  • Ward, Curtis W.
  • Sivakumar, Swaminathan
  • Tan, Elliot N.

Abrégé

Advanced lithography techniques including sub-10 nm pitch patterning and structures resulting therefrom are described. Self-assembled devices and their methods of fabrication are described.

Classes IPC  ?

  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
  • H10D 30/69 - Transistors IGFET ayant des isolateurs de grille à piégeage de charges, p. ex. transistors MNOS
  • H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement

12.

METHODS, APPARATUS, AND ARTICLES OF MANUFACTURE TO DYNAMICALLY MANAGE INPUT/OUTPUT TRANSACTIONS

      
Numéro d'application 18990482
Statut En instance
Date de dépôt 2024-12-20
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Nelson, Aruni P.
  • Poornachandran, Rajesh

Abrégé

Systems, apparatus, articles of manufacture, and methods are disclosed to dynamically manage input/output (I/O) transactions. An example apparatus includes circuitry to determine at least one of a first parameter assigned to an VO transaction by a user, a second parameter for the I/O transaction based on at least a class of an I/O device, or a third parameter for the I/O transaction based on a usage pattern for a compute device coupled to the I/O device. Additionally, the example apparatus includes parameter management circuitry to determine a dynamic parameter to assign to the I/O transaction based on at least one of the first parameter, the second parameter, or the third parameter and cause scheduler circuitry to at least one of adjust a default bandwidth to be allocated to the I/O transaction based on the dynamic parameter or adjust a latency associated with the I/O transaction based on the dynamic parameter.

Classes IPC  ?

  • G06F 13/20 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie

13.

EFFICIENT TOKEN PRUNING IN TRANSFORMER-BASED NEURAL NETWORKS

      
Numéro d'application 19002132
Statut En instance
Date de dépôt 2024-12-26
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Jha, Gopi Krishna
  • Gobriel, Sameh
  • Jain, Nilesh

Abrégé

Key-value (KV) caching accelerates inference in large language models (LLMs) by allowing the attention operation to scale linearly rather than quadratically with the total sequence length. Due to large context lengths in modern LLMs, KV cache size can exceed the model size, which can negatively impact throughput. To address this issue, KVCrush, which stands for KEY-VALUE CACHE SIZE REDUCTION USING SIMILARITY IN HEAD-BEHAVIOR, is implemented. KVCrush involves using binary vectors to represent tokens, where the vector indicates which attention heads attend to the token and which attention heads disregard the token. The binary vectors are used in a hardware-efficient, low-overhead process to produce representatives for unimportant tokens to be pruned, without having to implement k-means clustering techniques.

Classes IPC  ?

14.

MULTI-VARIATE STRIDED READ OPERATIONS FOR ACCESSING MATRIX OPERANDS

      
Numéro d'application 18990080
Statut En instance
Date de dépôt 2024-12-20
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Garegrat, Nitin N.
  • Werner, Tony L.
  • Delchiaro, Jeff
  • Rotzin, Michael
  • Rhoades, Robert T.
  • Sajjanar, Ujwal Basavaraj
  • Ye, Anne Q.

Abrégé

In one embodiment, a matrix processor comprises a memory to store a matrix operand and a strided read sequence, wherein: the matrix operand is stored out of order in the memory; and the strided read sequence comprises a sequence of read operations to read the matrix operand in a correct order from the memory. The matrix processor further comprises circuitry to: receive a first instruction to be executed by the matrix processor, wherein the first instruction is to instruct the matrix processor to perform a first operation on the matrix operand; read the matrix operand from the memory based on the strided read sequence; and execute the first instruction by performing the first operation on the matrix operand.

Classes IPC  ?

  • G06F 9/345 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat d'opérandes ou de résultats multiples
  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
  • G06F 17/16 - Calcul de matrice ou de vecteur

15.

SYSTEMS, METHODS, AND APPARATUSES FOR HETEROGENEOUS COMPUTING

      
Numéro d'application 18927065
Statut En instance
Date de dépôt 2024-10-25
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Sankaran, Rajesh M.
  • Neiger, Gilbert
  • Ranganathan, Narayan
  • Van Doren, Stephen R.
  • Nuzman, Joseph
  • Mcdonnell, Niall D.
  • O'Hanlon, Michael A.
  • Mosur, Lokpraveen B.
  • Drysdale, Tracy Garrett
  • Nurvitadhi, Eriko
  • Mishra, Asit K.
  • Venkatesh, Ganesh
  • Marr, Deborah T.
  • Carter, Nicholas P.
  • Pearce, Jonathan D.
  • Grochowski, Edward T.
  • Greco, Richard J.
  • Valentine, Robert
  • Corbal, Jesus
  • Fletcher, Thomas D.
  • Bradford, Dennis R.
  • Manley, Dwight P.
  • Charney, Mark J.
  • Cook, Jeffry J.
  • Caprioli, Paul
  • Yamada, Koichi
  • Glossop, Kent D.
  • Sheffield, David B.

Abrégé

Embodiments of systems, methods, and apparatuses for heterogeneous computing are described. In some embodiments, a hardware heterogeneous scheduler dispatches instructions for execution on one or more plurality of heterogeneous processing elements, the instructions corresponding to a code fragment to be processed by the one or more of the plurality of heterogeneous processing elements, wherein the instructions are native instructions to at least one of the one or more of the plurality of heterogeneous processing elements.

Classes IPC  ?

  • G06F 9/48 - Lancement de programmes Commutation de programmes, p. ex. par interruption
  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
  • G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire

16.

METHOD AND SYSTEM OF NEURAL NETWORK DYNAMIC NOISE SUPPRESSION FOR AUDIO PROCESSING

      
Numéro d'application 18999380
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Kupryjanow, Adam
  • Pindor, Lukasz

Abrégé

A method and system of neural network dynamic noise suppression (DNS) is provided for audio processing. The system is a down-scaled DNS model that uses grouping techniques at pointwise convolutional layers to reduce the number of network parameters. According to one technique, audio signal data can be coded into an input vector that that is split into multiple groups, each groups having multiple channels. At a pointwise convolution layer, an output is generated for each group. The outputs can be concatenated to form a single input vector for a next layer of the model. Each group is treated as a channel, such that the reduction in the number of channels reduces the number of parameters used by the neural network. In some examples, the groups are weight sharing groups.

Classes IPC  ?

  • G10L 21/0208 - Filtration du bruit
  • G06N 3/08 - Méthodes d'apprentissage
  • G10L 21/0232 - Traitement dans le domaine fréquentiel
  • G10L 25/30 - Techniques d'analyse de la parole ou de la voix qui ne se limitent pas à un seul des groupes caractérisées par la technique d’analyse utilisant des réseaux neuronaux
  • G10L 25/78 - Détection de la présence ou de l’absence de signaux de voix
  • H04R 3/04 - Circuits pour transducteurs pour corriger la fréquence de réponse

17.

METHODS AND APPARATUS TO SAVE POWER DURING CONFERENCE CALLS

      
Numéro d'application 18990563
Statut En instance
Date de dépôt 2024-12-20
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Guy, Wey-Yi
  • Tao, Tao
  • Udhayan, Venkateshan
  • Lawrence, Sean J. W.
  • Kalathil, Perazhi Sameer
  • Sinha, Vishal Ravindra

Abrégé

Systems, apparatus, articles of manufacture, and methods to save power during conference calls are disclosed. An example first client device includes interface circuitry; machine readable instructions; and at least one processor circuit to at least one of instantiate or execute the machine readable instructions to: determine whether a first attendee of a conference call is absent from the first client device; and cause transmission of a notification to at least one of a server for the conference call or a second client device associated with the conference call and different from the first client device, the notification to cause the second client device to change an operating state associates with the conference call.

Classes IPC  ?

  • H04L 12/18 - Dispositions pour la fourniture de services particuliers aux abonnés pour la diffusion ou les conférences
  • G06F 1/3209 - Surveillance d’une activité à distance, p. ex. au travers de lignes téléphoniques ou de connexions réseau

18.

DIFFERENTIAL KINEMATICS CONTROL USING CONFORMAL GEOMETRIC ENTITY MODELING

      
Numéro d'application 19001854
Statut En instance
Date de dépôt 2024-12-26
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Zamora Esquivel, Julio
  • Jaimes Pita, Alberto
  • Gonzalez Aguirre, David
  • Felip Leon, Javier
  • Lopez, Rodrigo Aldana
  • Macias Garcia, Edgar
  • Gomez Gutierrez, David

Abrégé

Techniques are disclosed to implement a mathematical framework to model a mechanical actuator such as robotic arm and compute the differential kinematics of an end effector represented by a circle in a three-dimensional space, described as a bi-vector of conformal geometric algebra. Additionally, by using a circle to describe the grasping pose on the object, a differential kinematics-based control scheme is implemented to guide the actuator and minimize the error between the end effector circle and the target circle. The circle has 3 degrees of freedom for the center, two degrees for the orientation, and one more for the radius, which may be used to describe the end effector pose, with the differential kinematics-based control scheme law adjusting the position and the orientations simultaneously.

Classes IPC  ?

19.

MULTI-CHIP PACKAGE WITH HIGH DENSITY INTERCONNECTS

      
Numéro d'application 18999978
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Aleksov, Aleksandar
  • Elsherbini, Adel A.
  • Darmawikarta, Kristof
  • May, Robert A.
  • Boyapati, Sri Ranga Sai

Abrégé

An apparatus is provided which comprises: a plurality of first conductive contacts having a first pitch spacing on a substrate surface, a plurality of second conductive contacts having a second pitch spacing on the substrate surface, and a plurality of conductive interconnects disposed within the substrate to couple a first grouping of the plurality of second conductive contacts associated with a first die site with a first grouping of the plurality of second conductive contacts associated with a second die site and to couple a second grouping of the plurality of second conductive contacts associated with the first die site with a second grouping of the plurality of second conductive contacts associated with the second die site, wherein the conductive interconnects to couple the first groupings are present in a layer of the substrate above the conductive interconnects to couple the second groupings. Other embodiments are also disclosed and claimed.

Classes IPC  ?

  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
  • H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
  • H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
  • H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
  • H01L 23/498 - Connexions électriques sur des substrats isolants
  • H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou

20.

PROGRAMMABLE WRITE FILTER HARDWARE

      
Numéro d'application 19001843
Statut En instance
Date de dépôt 2024-12-26
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Hady, Frank T.
  • Peterson, Scott D.
  • Stasiak, Andrzej

Abrégé

Write filter hardware is provided with circuitry to receive a signal to switch the write filter from a disabled state to an enabled state for a given range of addresses in a shared memory. A write attempt by a host processor to the range of addresses is identified, where access to the shared memory is shared with an accelerator device. The write filter hardware causes the write attempt to be dropped when the hardware write filter is in the enabled state for the given range of addresses.

Classes IPC  ?

21.

METHOD AND AN APPARATUS FOR DDR5 DIMM POWER FAIL MONITOR TO PREVENT I/O REVERSE-BIAS CURRENT

      
Numéro d'application 18986494
Statut En instance
Date de dépôt 2024-12-18
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Le, Dat T.
  • Vergis, George
  • Larios, Alejandro

Abrégé

Methods and apparatus for DDR5 DIMM power fail monitor to prevent I/O reverse-bias current. An apparatus is configured to be implemented in a host system including a processor having an integrated memory controller (iMC) coupled to one or more DIMMs having an onboard Power Management Integrated Circuit (PMIC). The apparatus includes circuitry to monitor an operating state for a host voltage regulator (VR) providing input power to the processor and monitor an operating state of the PMIC for each of the one or more DIMMs. In response to detecting a fault condition of the host VR or a PMIC for a DIMM, the apparatus prevents reverse bias voltage in circuitry in at least one of the iMC and the one or more DIMMs. The apparatus may implement a finite state machine (FSN) having a plurality of defined states including a fault state used to indicate detection of the fault condition.

Classes IPC  ?

  • G11C 29/02 - Détection ou localisation de circuits auxiliaires défectueux, p. ex. compteurs de rafraîchissement défectueux
  • G11C 29/14 - Mise en œuvre d'une logique de commande, p. ex. décodeurs de mode de test
  • G11C 29/44 - Indication ou identification d'erreurs, p. ex. pour la réparation

22.

NETWORK ALLOCATION VECTOR TIMEOUT FOR ULTRA HIGH RELIABILITY INITIAL CONTROL FRAME EXCHANGE

      
Numéro d'application 19000563
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Cariou, Laurent
  • Kenney, Thomas J.

Abrégé

This disclosure describes systems, methods, and devices related to NAV timeout. A device may transmit, during a transmission opportunity (TxOP), an initial control frame (ICF) trigger frame including user information fields identifying one or more target stations (STAs). The device may receive from the one or more target STAs, an initial control response (ICR) frame, wherein the ICR frame includes feedback information and padding. The device may calculate a network allocation vector (NAV) timeout period based on a transmission time of a maximum-sized ICR frame at a lowest transmission rate. The device may adjust NAV settings based on the NAV timeout period.

Classes IPC  ?

  • H04B 7/0417 - Systèmes de rétroaction
  • H04W 24/02 - Dispositions pour optimiser l'état de fonctionnement
  • H04W 74/0816 - Accès non planifié, p. ex. ALOHA utilisant une détection de porteuse, p. ex. accès multiple par détection de porteuse [CSMA] avec évitement de collision

23.

SELF-ALIGNED GATE ENDCAP (SAGE) ARCHITECTURES WITH GATE-ALL-AROUND DEVICES

      
Numéro d'application 18999778
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Guha, Biswajeet
  • Hsu, William
  • Guler, Leonard P.
  • Crum, Dax M.
  • Ghani, Tahir

Abrégé

Self-aligned gate endcap (SAGE) architectures with gate-all-around devices, and methods of fabricating self-aligned gate endcap (SAGE) architectures with gate-all-around devices, are described. In an example, an integrated circuit structure includes a semiconductor fin above a substrate and having a length in a first direction. A nanowire is over the semiconductor fin. A gate structure is over the nanowire and the semiconductor fin, the gate structure having a first end opposite a second end in a second direction, orthogonal to the first direction. A pair of gate endcap isolation structures is included, where a first of the pair of gate endcap isolation structures is spaced equally from a first side of the semiconductor fin as a second of the pair of gate endcap isolation structures is spaced from a second side of the semiconductor fin.

Classes IPC  ?

  • H10D 30/62 - Transistors à effet de champ à ailettes [FinFET]
  • H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H10D 30/67 - Transistors à couche mince [TFT]
  • H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
  • H10D 62/13 - Régions semi-conductrices connectées à des électrodes transportant le courant à redresser, amplifier ou commuter, p. ex. régions de source ou de drain
  • H10D 84/01 - Fabrication ou traitement
  • H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]

24.

PANEL LEVEL PACKAGING FOR MULTI-DIE PRODUCTS INTERCONNECTED WITH VERY HIGH DENSITY (VHD) INTERCONNECT LAYERS

      
Numéro d'application 19000025
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Pietambaram, Srinivas V.
  • Boyapati, Sri Ranga Sai
  • May, Robert A.
  • Darmawikarta, Kristof
  • Soto Gonzalez, Javier
  • Lim, Kwangmo

Abrégé

A foundation layer and methods of forming a conductive via are described. A die pad is formed over a die. A seed layer is deposited over the die pad and the foundation layer. A first photoresist layer is deposited over the seed layer, and the first layer is patterned to form a conductive line opening over the die pad. A conductive material is deposited into the conductive line opening to form a conductive line. A second photoresist layer is deposited over the first layer, and the second layer is patterned to form a via opening over the conductive line. The conductive material is deposited into the via opening to form the conductive via, where the conductive material only deposits on portions of exposed conductive line. The second and first layers are removed. Portions of exposed seed layer are recessed, and then a top surface of the conductive via is exposed.

Classes IPC  ?

  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
  • H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

25.

VIA PLUG RESISTOR

      
Numéro d'application 18988169
Statut En instance
Date de dépôt 2024-12-19
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Gangal, Santosh
  • Chuah, Tin Poay

Abrégé

Disclosed herein are via plug resistors for incorporation into electronic substrates, and related methods and devices. Exemplary via plug resistor structures include a resistive element within and on a surface of a via extending at least partially through an electronic substrate and first and second electrodes coupled to the resistive element.

Classes IPC  ?

  • H01L 23/498 - Connexions électriques sur des substrats isolants
  • H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
  • H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H05K 1/11 - Éléments imprimés pour réaliser des connexions électriques avec ou entre des circuits imprimés
  • H05K 1/16 - Circuits imprimés comprenant des composants électriques imprimés incorporés, p. ex. une résistance, un condensateur, une inductance imprimés
  • H05K 3/42 - Trous de passage métallisés
  • H10D 1/47 - Résistances n’ayant pas de barrières de potentiel
  • H10D 1/68 - Condensateurs n’ayant pas de barrières de potentiel

26.

HEAD POSE ESTIMATION IN COMPUTER VISION

      
Numéro d'application 18999871
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Yuval, Shahar Shmuel
  • Khokhlov, Maxim
  • Levy, Noam

Abrégé

Systems, apparatus, articles of manufacture, and methods are disclosed to estimate a pose of a head of a user of an electronic device. An example apparatus to estimate a head pose includes at least one processor circuit to be programmed by instructions to: identify a plurality of facial landmarks in a plurality of images; identify initial image data based on the plurality of facial landmarks; augment the initial image data with a transformation operation; and train a neural network based on the initial image data and the augmented image data to: infer three-dimensional model parameters; and infer a confidence metric.

Classes IPC  ?

  • G06T 7/73 - Détermination de la position ou de l'orientation des objets ou des caméras utilisant des procédés basés sur les caractéristiques
  • G06V 40/16 - Visages humains, p. ex. parties du visage, croquis ou expressions

27.

LOW LATENCY MEMORY CONTROLLER MULTIBIT ECC (ERROR CORRECTION CODE) DECODER

      
Numéro d'application 18999443
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s) Kwok, Zion S.

Abrégé

A memory subsystem performs error correction through erasure decoding instead of ECC (error correction code) polynomial computation. An error correction module of the memory controller receives a data word and calculates a syndrome using the data word. The error correction module generates multiple correctable error pattern candidates for bounded fault regions based on erasure decoding. The error correction module selects one correctable error pattern candidate to apply error correction.

Classes IPC  ?

  • G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11

28.

NETWORK-BASED TIME SYNCHRONIZATION

      
Numéro d'application 19000227
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Mulvihill, David R.
  • Iyengar, Srinivasan S.
  • Bordogna, Mark
  • Kuchibhotla, Subrahmanya Kumar

Abrégé

Examples described herein relate to a timing source. In some examples, the timing source generates a clock signal by synchronization with a second clock signal from a crystal source and subsequent synchronization with a third clock signal. In some examples, the third clock signal is synchronized to timing signals received in Ethernet packets. In some examples, the crystal source is to provide the second clock signal to the circuitry via the interface.

Classes IPC  ?

29.

SECURE REAL TIME VOICE ANONYMIZATION AND RECOVERY

      
Numéro d'application 18999422
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Maziewski, Przemyslaw
  • Pindor, Lukasz
  • Kupryjanow, Adam

Abrégé

Voice anonymization systems and methods are provided. Voice anonymization is done on the speaker's computing device and can prevent voice theft. The voice anonymization systems and methods are lightweight and run efficiently in real time on a computing device, allowing for speaker anonymity without diminishing system performance during a teleconference or VoIP meeting. The anonymization system outputs a transformed speaker voice. The anonymization system can also generate a voice embedding that can be used to reconstruct the original speaker voice. The voice embedding can be encrypted and transmitted to another device. Sometimes, the voice embedding is not transmitted and the listener receives the anonymized voice. Systems and methods are provided for the detection of voice transformations in received audio. Thus, a listener can be informed whether the speaker voice output from the listener's computing device is the original speaker's voice or a transformed version of the original speaker voice.

Classes IPC  ?

  • G06F 21/62 - Protection de l’accès à des données via une plate-forme, p. ex. par clés ou règles de contrôle de l’accès
  • G10L 15/02 - Extraction de caractéristiques pour la reconnaissance de la paroleSélection d'unités de reconnaissance
  • G10L 21/007 - Changement de la qualité de la voix, p. ex. de la hauteur tonale ou des formants caractérisé par le procédé utilisé
  • G10L 25/30 - Techniques d'analyse de la parole ou de la voix qui ne se limitent pas à un seul des groupes caractérisées par la technique d’analyse utilisant des réseaux neuronaux
  • H04L 9/40 - Protocoles réseaux de sécurité

30.

DETERMINING ADAPTIVE QUANTIZATION MATRICES USING MACHINE LEARNING FOR VIDEO CODING

      
Numéro d'application 18991939
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Holland, James
  • Lee, Sang-Hee
  • Zhang, Ximin
  • Lou, Zhan

Abrégé

Techniques related to adaptive quantization matrix selection using machine learning for video coding are discussed. Such techniques include applying a machine learning model to generate an estimated quantization parameter for a frame and selecting a set of quantization matrices for encode of the frame from a number of sets of quantization matrices based on the estimated quantization parameter.

Classes IPC  ?

  • H04N 19/126 - Détails des fonctions de normalisation ou de pondération, p. ex. matrices de normalisation ou quantificateurs uniformes variables
  • G06N 20/00 - Apprentissage automatique
  • H04N 19/149 - Débit ou quantité de données codées à la sortie du codeur par estimation de la quantité de données codées au moyen d’un modèle, p. ex. un modèle mathématique ou un modèle statistique
  • H04N 19/172 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c.-à-d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p. ex. un objet la zone étant une image, une trame ou un champ

31.

DETECTION OF MEMORY ACCESSES

      
Numéro d'application 19000448
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Singh, Navneet
  • Wilkinson, Hugh
  • Kumar, Sushant

Abrégé

Examples described herein relate to hot page detection. Some examples include circuitry to provide a number of pages with access counts within a bucket of a histogram, wherein the bucket of the histogram is associated with a configured access count range; based on a distribution of access counts in the histogram being a first level, reduce the configured access count ranges of the different buckets of the histogram; determine a second level indicative of page access counts; and migrate data of pages from a far memory to a near memory based on the second level.

Classes IPC  ?

  • G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement

32.

INTERNAL NODE JUMPER FOR MEMORY BIT CELLS

      
Numéro d'application 18999916
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Shridharan, Smita
  • Guo, Zheng
  • Karl, Eric A.
  • Shchupak, George
  • Kosinovsky, Tali

Abrégé

Memory bit cells having internal node jumpers are described. In an example, an integrated circuit structure includes a memory bit cell on a substrate. The memory bit cell includes first and second gate lines parallel along a second direction of the substrate. The first and second gate lines have a first pitch along a first direction of the substrate, the first direction perpendicular to the second direction. First, second and third interconnect lines are over the first and second gate lines. The first, second and third interconnect lines are parallel along the second direction of the substrate. The first, second and third interconnect lines have a second pitch along the first direction, where the second pitch is less than the first pitch. One of the first, second and third interconnect lines is an internal node jumper for the memory bit cell.

Classes IPC  ?

  • H01L 23/528 - Configuration de la structure d'interconnexion
  • H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p. ex. structures d'interconnexions enterrées
  • H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
  • H10D 84/85 - Transistors IGFET complémentaires, p. ex. CMOS

33.

PACKAGE SUBSTRATES WITH COMPONENTS INCLUDED IN CAVITIES OF GLASS CORES

      
Numéro d'application 18984438
Statut En instance
Date de dépôt 2024-12-17
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Marin, Brandon Christian
  • Bryks, Whitney
  • Duan, Gang
  • Ecton, Jeremy
  • Gamba, Jason
  • Hariri, Haifa
  • Kandanur, Sashi Shekhar
  • Peoples, Joseph
  • Pietambaram, Srinivas Venkata Ramanuja
  • Rahman, Mohammad Mamunur
  • Shan, Bohan
  • Stacey, Joshua James
  • Tanaka, Hiroki
  • Vehonsky, Jacob Ryan

Abrégé

Package substrates with components included in cavities of glass cores are disclosed. An example apparatus includes: a glass core having a first through-hole and a second through-hole, the first through-hole spaced apart from and smaller than the second through-hole; and a conductive material within the first through-hole, the conductive material to extend a full length of the first through-hole. The example apparatus further includes a dielectric material within the second through-hole, the dielectric material between an electronic component within the second through-hole and a sidewall of the second through-hole.

Classes IPC  ?

  • H01L 23/15 - Substrats en céramique ou en verre
  • H01L 23/18 - Matériaux de remplissage caractérisés par le matériau ou par ses propriétes physiques ou chimiques, ou par sa disposition à l'intérieur du dispositif complet
  • H01L 23/498 - Connexions électriques sur des substrats isolants
  • H01L 23/64 - Dispositions relatives à l'impédance

34.

PACKAGE SUBSTRATES WITH COMPONENTS INCLUDED IN CAVITIES OF GLASS CORES

      
Numéro d'application 18984444
Statut En instance
Date de dépôt 2024-12-17
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Marin, Brandon Christian
  • Bryks, Whitney
  • Duan, Gang
  • Ecton, Jeremy
  • Gamba, Jason
  • Hariri, Haifa
  • Kandanur, Sashi Shekhar
  • Peoples, Joseph
  • Pietambaram, Srinivas Venkata Ramanuja
  • Rahman, Mohammad Mamunur
  • Shan, Bohan
  • Stacey, Joshua James
  • Tanaka, Hiroki
  • Vehonsky, Jacob Ryan

Abrégé

Package substrates with components included in cavities of glass cores are disclosed. An example apparatus includes: a glass layer having an opening between opposing first and second surfaces of the glass layer; an electronic component within the opening; a dielectric material within the opening between the electronic component and a sidewall of the opening; and a through-glass via including a conductive material that extends through the glass layer.

Classes IPC  ?

  • H01L 23/15 - Substrats en céramique ou en verre
  • H01L 23/18 - Matériaux de remplissage caractérisés par le matériau ou par ses propriétes physiques ou chimiques, ou par sa disposition à l'intérieur du dispositif complet
  • H01L 23/498 - Connexions électriques sur des substrats isolants
  • H01L 23/64 - Dispositions relatives à l'impédance

35.

MICROELECTRONIC ASSEMBLIES INCLUDING INTERCONNECTS WITH DIFFERENT SOLDER MATERIALS

      
Numéro d'application 18985540
Statut En instance
Date de dépôt 2024-12-18
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Ecton, Jeremy
  • Gamba, Jason M.
  • Marin, Brandon C.
  • Pietambaram, Srinivas V.
  • Sun, Xiaoxuan
  • Karhade, Omkar G.
  • Brun, Xavier Francois
  • Li, Yonggang
  • Nad, Suddhasattwa
  • Shan, Bohan
  • Chen, Haobo
  • Duan, Gang

Abrégé

Microelectronic assemblies, related devices and methods, are disclosed herein. In some embodiments, a microelectronic assembly may include a first die, having a first surface and an opposing second surface, in a first layer; a redistribution layer (RDL) on the first layer, wherein the RDL includes conductive vias having a greater width towards a first surface of the RDL and a smaller width towards an opposing second surface of the RDL; wherein the first surface of the RDL is electrically coupled to the second surface of the first die by first solder interconnects having a first solder; and a second die in a second layer on the RDL, wherein the second die is electrically coupled to the RDL by second solder interconnects having a second solder, wherein the second solder is different than the first solder.

Classes IPC  ?

  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants

36.

PACKAGE SUBSTRATES WITH COMPONENTS INCLUDED IN CAVITIES OF GLASS CORES

      
Numéro d'application 18984454
Statut En instance
Date de dépôt 2024-12-17
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Marin, Brandon Christian
  • Bryks, Whitney
  • Duan, Gang
  • Ecton, Jeremy
  • Gamba, Jason
  • Hariri, Haifa
  • Kandanur, Sashi Shekhar
  • Peoples, Joseph
  • Pietambaram, Srinivas Venkata Ramanuja
  • Rahman, Mohammad Mamunur
  • Shan, Bohan
  • Stacey, Joshua James
  • Tanaka, Hiroki
  • Vehonsky, Jacob Ryan

Abrégé

Package substrates with components included in cavities of glass cores are disclosed. An example apparatus includes: a glass layer having a first hole and a second hole, the second hole larger than an electronic component disposed therein, a width of the electronic component larger than a width of the first hole. The example apparatus further includes a conductive material that substantially fills the first hole; and a dielectric material that substantially fills a space within the second hole surrounding the electronic component.

Classes IPC  ?

  • H10D 1/20 - Inducteurs
  • H01L 23/15 - Substrats en céramique ou en verre
  • H01L 23/498 - Connexions électriques sur des substrats isolants
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
  • H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou

37.

METHODS AND APPARATUS FOR REGION-OF-INTEREST (ROI) CROPPING

      
Numéro d'application 19000194
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Matichin, Hava
  • Barber, Dor
  • Yang, Bin
  • You, Qing

Abrégé

Systems, apparatus, articles of manufacture, and methods are disclosed for high quality and low power dynamic region of interest (ROI) cropping. An example apparatus disclosed herein provides a first image to image signal processor (ISP) circuitry, the ISP circuitry to implement an image processing pipeline to process the first image. The example apparatus also downscales the first image to generate a second image having lower resolution than the first image and identifies a region of interest (ROI) in the second image. The example apparatus further provides coordinates of the ROI to the ISP circuitry, the ISP circuitry to crop the first image based on the coordinates and to output a third image based on the cropped first image.

Classes IPC  ?

  • G06V 10/25 - Détermination d’une région d’intérêt [ROI] ou d’un volume d’intérêt [VOI]
  • G06T 3/40 - Changement d'échelle d’images complètes ou de parties d’image, p. ex. agrandissement ou rétrécissement
  • G06T 5/92 - Modification de la plage dynamique d'images ou de parties d'images basée sur les propriétés globales des images
  • G06V 40/16 - Visages humains, p. ex. parties du visage, croquis ou expressions
  • H04N 9/73 - Circuits pour l'équilibrage des couleurs, p. ex. circuits pour équilibrer le blanc ou commande de la température de couleur

38.

INTER-PROCESSOR COMMUNICATIONS

      
Numéro d'application 18634236
Statut En instance
Date de dépôt 2024-04-12
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Liu, Yi-Feng
  • Dehaemer, Eric J.
  • Nallusamy, Eswaramoorthi

Abrégé

Examples described herein relate to partitioning of processor sockets. A first processor socket includes first communication circuitry associated with a first partition identifier and a second processor socket includes a second communication circuitry associated with a second partition identifier. In some examples, based on a boot operation associated with the first processor socket: the first communication circuitry is to permit communication with the second communication circuitry based on a first partition identifier matching the second partition identifier and the first communication circuitry is to disable communication with the second communication circuitry based on the first partition identifier not matching the second partition identifier.

Classes IPC  ?

39.

STACKED VIAS WITH BOTTOM PORTIONS FORMED USING SELECTIVE GROWTH

      
Numéro d'application 18969474
Statut En instance
Date de dépôt 2024-12-05
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Wei, Andy Chih-Hung
  • Bouche, Guillaume

Abrégé

Disclosed herein are methods for fabricating IC structures that include stacked vias providing electrical connectivity between metal lines of different layers of a metallization stack, as well as resulting IC structures. An example IC structure includes a first and a second metallization layers, including, respectively, a bottom metal line and a top metal line. The IC structure further includes a via that has a bottom via portion and a top via portion, where the top via portion is stacked over the bottom via portion (hence, the via may be referred to as a “stacked via”). The bottom via portion is coupled and self-aligned to the bottom electrically conductive line, while the top via portion is coupled and self-aligned to the top electrically conductive line. The bottom via portion is formed using selective growth, e.g., assisted by a self-assembled monolayer (SAM) material.

Classes IPC  ?

  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/528 - Configuration de la structure d'interconnexion

40.

METHODS, SYSTEMS, ARTICLES OF MANUFACTURE AND APPARATUS TO MAP WORKLOADS

      
Numéro d'application 18999998
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Aflalo, Estelle
  • Bleiweiss, Amit
  • Marder, Mattias
  • Zimmerman, Eliran

Abrégé

Methods, apparatus, systems and articles of manufacture are disclosed to map workloads. An example apparatus includes a constraint definer to define performance characteristic targets of the neural network, an action determiner to apply a first resource configuration to candidate resources corresponding to the neural network, a reward determiner to calculate a results metric based on (a) resource performance metrics and (b) the performance characteristic targets, and a layer map generator to generate a resource mapping file, the mapping file including respective resource assignments for respective corresponding layers of the neural network, the resource assignments selected based on the results metric.

Classes IPC  ?

  • G06N 3/063 - Réalisation physique, c.-à-d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G06F 9/50 - Allocation de ressources, p. ex. de l'unité centrale de traitement [UCT]
  • G06F 18/21 - Conception ou mise en place de systèmes ou de techniquesExtraction de caractéristiques dans l'espace des caractéristiquesSéparation aveugle de sources
  • G06N 3/08 - Méthodes d'apprentissage

41.

HINGE AND CHASSIS FOR FLEXIBLE DISPLAY

      
Numéro d'application 18694685
Statut En instance
Date de dépôt 2021-09-24
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Larsen, Denica N.
  • Bai, Chunlin
  • Ghosh, Prosenjit
  • Mishra, Surya Pratap

Abrégé

Particular embodiments described herein provide for an electronic device that can be configured to include a chassis, where the chassis includes a first chassis portion and a second chassis portion, a flexible display supported by the chassis, and a hinge. The hinge includes a first chassis attachment housing coupled to the first chassis portion, a first chassis portion lift arm coupled to the first chassis attachment housing, a first hinge pivot coupled to the first chassis portion lift arm, a second chassis attachment housing coupled to the second chassis portion, a second chassis portion lift arm coupled to the second chassis attachment housing, and a second hinge pivot coupled to the second chassis portion lift arm. The first chassis portion lift arm extends to increase a first distance between the first chassis attachment housing and the first hinge pivot and the second chassis portion lift arm extends to increase a second distance between the second chassis attachment housing and the second hinge pivot as the flexible display is bent.

Classes IPC  ?

  • G06F 1/16 - Détails ou dispositions de structure

42.

SYSTEMS, APPARATUS, AND METHODS FOR ENERGY HARVESTING IN DATA CENTERS

      
Numéro d'application 18999992
Statut En instance
Date de dépôt 2024-12-23
Date de la première publication 2025-04-17
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Subrahmanyam, Prabhakar
  • Macdonald, Mark Angus
  • Banga, Mainak
  • Sedayao, Jeffrey Christopher
  • Pang, Ying Feng

Abrégé

Systems, apparatus, and methods for energy harvesting in data centers are disclosed. An example apparatus includes interface circuitry; machine-readable instructions; and at least one processor circuit to at least one of instantiate or execute the machine-readable instructions to estimate first power consumption values for electronic components of a first rack; estimate second power consumption values for electronic components of a second rack; determine a first selection score for the first rack based on the first power consumption values and a second selection score for the second rack based on the second power consumption values; select a first electronic component of the first rack or a second electronic component of the second rack to receive a workload based on the first selection score and the second selection score; and cause the selected one of the first electronic component or the second electronic component to perform the workload.

Classes IPC  ?

  • G06F 9/48 - Lancement de programmes Commutation de programmes, p. ex. par interruption
  • G06F 1/20 - Moyens de refroidissement

43.

AP AND APPARATUS USED THEREIN

      
Numéro d'application US2024021549
Numéro de publication 2025/080294
Statut Délivré - en vigueur
Date de dépôt 2024-03-27
Date de publication 2025-04-17
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Cariou, Laurent
  • Bravo, Daniel
  • Cordeiro, Carlos

Abrégé

The application relates to an Access Point (AP) and an apparatus used therein, wherein the apparatus includes processor circuitry configured to cause the AP to send a management frame, wherein: the management frame includes a Ultra High Reliability (UHR) max operation information field and a UHR dynamic operation information field, the UHR max operation information field containing information about a maximum UHR Basic Service Set (BSS) bandwidth applicable by the AP, the UHR dynamic operation information field containing information about a dynamic UHR BSS bandwidth that is used right now by the AP.

Classes IPC  ?

  • H04W 72/0453 - Ressources du domaine fréquentiel, p. ex. porteuses dans des AMDF [FDMA]
  • H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission
  • H04W 84/12 - Réseaux locaux sans fil [WLAN Wireless Local Area Network]

44.

CAPACITOR ARCHITECTURES IN SEMICONDUCTOR DEVICES

      
Numéro d'application 18402595
Statut En instance
Date de dépôt 2024-01-02
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Naskar, Sudipto
  • Chandhok, Manish
  • Sharma, Abhishek A.
  • Caudillo, Roman
  • Clendenning, Scott B.
  • Lin, Cheyun

Abrégé

Embodiments herein describe techniques for a semiconductor device including a three dimensional capacitor. The three dimensional capacitor includes a pole, and one or more capacitor units stacked around the pole. A capacitor unit of the one or more capacitor units includes a first electrode surrounding and coupled to the pole, a dielectric layer surrounding the first electrode, and a second electrode surrounding the dielectric layer. Other embodiments may be described and/or claimed.

Classes IPC  ?

  • H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]

45.

SYSTEMS AND METHODS FOR TIMING CONTROL AND UCI MULTIPLEXING IN MULTI-TRP MULTI-PANEL OPERATION

      
Numéro d'application 18833337
Statut En instance
Date de dépôt 2023-04-13
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Xiong, Gang
  • Davydov, Alexei
  • Mondal, Bishwarup
  • Han, Dong

Abrégé

Various embodiments herein provide techniques for uplink control information (UCI) multiplexing in multi—transmission-reception point (TRP) multi-panel operation. For example, the UCI may be multiplexed on a physical uplink shared channel (PUSCH) and/or a physical uplink control channel (PUCCH). Embodiments further include techniques for handling collision between PUSCH and PUCCH with different priorities. Additionally, embodiments include techniques for timing control for multi-TRP multi-panel operation. Other embodiments may be described and claimed.

Classes IPC  ?

  • H04W 72/1268 - Jumelage du trafic à la planification, p. ex. affectation planifiée ou multiplexage de flux de flux de données en liaison ascendante
  • H04W 76/38 - Libération de la connexion déclenchée par une temporisation

46.

LOSS-ERROR-AWARE QUANTIZATION OF A LOW-BIT NEURAL NETWORK

      
Numéro d'application 18886625
Statut En instance
Date de dépôt 2024-09-16
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Yao, Anbang
  • Zhou, Aojun
  • Wang, Kuan
  • Zhao, Hao
  • Chen, Yurong

Abrégé

Methods, apparatus, systems and articles of manufacture for loss-error-aware quantization of a low-bit neural network are disclosed. An example apparatus includes a network weight partitioner to partition unquantized network weights of a first network model into a first group to be quantized and a second group to be retrained. The example apparatus includes a loss calculator to process network weights to calculate a first loss. The example apparatus includes a weight quantizer to quantize the first group of network weights to generate low-bit second network weights. In the example apparatus, the loss calculator is to determine a difference between the first loss and a second loss. The example apparatus includes a weight updater to update the second group of network weights based on the difference. The example apparatus includes a network model deployer to deploy a low-bit network model including the low-bit second network weights.

Classes IPC  ?

  • G06N 3/063 - Réalisation physique, c.-à-d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
  • G06F 18/21 - Conception ou mise en place de systèmes ou de techniquesExtraction de caractéristiques dans l'espace des caractéristiquesSéparation aveugle de sources
  • G06F 18/214 - Génération de motifs d'entraînementProcédés de Bootstrapping, p. ex. ”bagging” ou ”boosting”
  • G06N 3/047 - Réseaux probabilistes ou stochastiques
  • G06N 3/084 - Rétropropagation, p. ex. suivant l’algorithme du gradient

47.

TECHNOLOGIES FOR TRUSTED I/O PROTECTION OF I/O DATA WITH HEADER INFORMATION

      
Numéro d'application 18903977
Statut En instance
Date de dépôt 2024-10-01
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Desai, Soham Jayesh
  • Chhabra, Siddhartha
  • Xing, Bin
  • Pappachan, Pradeep M.
  • Lal, Reshma

Abrégé

Technologies for trusted I/O include a computing device having a hardware cryptographic agent, a cryptographic engine, and an I/O controller. The hardware cryptographic agent intercepts a message from the I/O controller and identifies boundaries of the message. The message may include multiple DMA transactions, and the start of message is the start of the first DMA transaction. The cryptographic engine encrypts the message and stores the encrypted data in a memory buffer. The cryptographic engine may skip and not encrypt header data starting at the start of message or may read a value from the header to determine the skip length. In some embodiments, the cryptographic agent and the cryptographic engine may be an inline cryptographic engine. In some embodiments, the cryptographic agent may be a channel identifier filter, and the cryptographic engine may be processor-based. Other embodiments are described and claimed.

Classes IPC  ?

  • H04L 9/40 - Protocoles réseaux de sécurité

48.

MACHINE LEARNING SPARSE COMPUTATION MECHANISM

      
Numéro d'application 18906790
Statut En instance
Date de dépôt 2024-10-04
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Nurvitadhi, Eriko
  • Vembu, Balaji
  • Lin, Tsung-Han
  • Sinha, Kamal
  • Barik, Rajkishore
  • Galoppo Von Borries, Nicolas C.

Abrégé

Techniques to improve performance of matrix multiply operations are described in which a compute kernel can specify one or more element-wise operations to perform on output of the compute kernel before the output is transferred to higher levels of a processor memory hierarchy.

Classes IPC  ?

  • G06T 1/20 - Architectures de processeursConfiguration de processeurs p. ex. configuration en pipeline
  • G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
  • G06F 17/16 - Calcul de matrice ou de vecteur

49.

COMPUTE OPTIMIZATIONS FOR LOW PRECISION MACHINE LEARNING OPERATIONS

      
Numéro d'application 18908445
Statut En instance
Date de dépôt 2024-10-07
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Ould-Ahmed-Vall, Elmoustapha
  • Baghsorkhi, Sara S.
  • Yao, Anbang
  • Nealis, Kevin
  • Chen, Xiaoming
  • Koker, Altug
  • Appu, Abhishek R.
  • Weast, John C.
  • Macpherson, Mike B.
  • Kim, Dukhwan
  • Hurd, Linda L.
  • Ashbaugh, Ben J.
  • Lakshmanan, Barath
  • Ma, Liwei
  • Ray, Joydeep
  • Tang, Ping T.
  • Strickland, Michael S.

Abrégé

One embodiment provides an apparatus comprising a memory stack including multiple memory dies and a parallel processor including a plurality of multiprocessors. Each multiprocessor has a single instruction, multiple thread (SIMT) architecture, the parallel processor coupled to the memory stack via one or more memory interfaces. At least one multiprocessor comprises a multiply-accumulate circuit to perform multiply-accumulate operations on matrix data in a stage of a neural network implementation to produce a result matrix comprising a plurality of matrix data elements at a first precision, precision tracking logic to evaluate metrics associated with the matrix data elements and indicate if an optimization is to be performed for representing data at a second stage of the neural network implementation, and a numerical transform unit to dynamically perform a numerical transform operation on the matrix data elements based on the indication to produce transformed matrix data elements at a second precision.

Classes IPC  ?

  • G06F 17/16 - Calcul de matrice ou de vecteur
  • G06F 7/544 - Méthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs n'établissant pas de contact, p. ex. tube, dispositif à l'état solideMéthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs non spécifiés pour l'évaluation de fonctions par calcul

50.

DUAL PIPELINE PARALLEL SYSTOLIC ARRAY

      
Numéro d'application 18913758
Statut En instance
Date de dépôt 2024-10-11
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Parra, Jorge
  • Chen, Jiasheng
  • Pal, Supratim
  • Fu, Fangwen
  • Ganapathy, Sabareesh
  • Gurram, Chandra
  • Mei, Chunhui
  • Qi, Yue

Abrégé

A processing apparatus described herein includes a general-purpose parallel processing engine comprising a systolic array having multiple pipelines, each of the multiple pipelines including multiple pipeline stages, wherein the multiple pipelines include a first pipeline, a second pipeline, and a common input shared between the first pipeline and the second pipeline.

Classes IPC  ?

  • G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions

51.

EXCEPTION HANDLING FOR DEBUGGING IN A GRAPHICS ENVIRONMENT

      
Numéro d'application 18919846
Statut En instance
Date de dépôt 2024-10-18
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Wiegert, John
  • Ray, Joydeep
  • Schnell, Fabian
  • Gardiner, Kelvin Thomas

Abrégé

An apparatus to facilitate exception handling for debugging in a graphics environment is disclosed. The apparatus includes load store pipeline hardware circuitry to: in response to a page fault exception being enabled for a memory access request received from a thread of the plurality of threads, allocate a memory dependency token correlated to a scoreboard identifier (SBID) that is included with the memory access request; send, to memory fabric of the graphics processor, the memory access request comprising the memory dependency token; receive, from the memory fabric in response to the memory access request, a memory access response comprising the memory dependency token and indicating occurrence of a page fault error condition and fault details associated with the page fault error condition; and return the SBID associated with the memory access response and fault details of the page fault error condition to a debug register of the thread.

Classes IPC  ?

  • G06T 1/20 - Architectures de processeursConfiguration de processeurs p. ex. configuration en pipeline
  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
  • G06F 11/34 - Enregistrement ou évaluation statistique de l'activité du calculateur, p. ex. des interruptions ou des opérations d'entrée–sortie
  • G06T 1/60 - Gestion de mémoire

52.

SYSTEMS AND METHODS FOR PERFORMING INSTRUCTIONS TO CONVERT TO 16-BIT FLOATING-POINT FORMAT

      
Numéro d'application 18925482
Statut En instance
Date de dépôt 2024-10-24
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Heinecke, Alexander F.
  • Valentine, Robert
  • Charney, Mark J.
  • Sade, Raanan
  • Adelman, Menachem
  • Sperber, Zeev
  • Gradstein, Amit
  • Rubanovich, Simon

Abrégé

Disclosed embodiments relate to systems and methods for performing instructions to convert to 16-bit floating-point format. In one example, a processor includes fetch circuitry to fetch an instruction having fields to specify an opcode and locations of a first source vector comprising N single-precision elements, and a destination vector comprising at least N 16-bit floating-point elements, the opcode to indicate execution circuitry is to convert each of the elements of the specified source vector to 16-bit floating-point, the conversion to include truncation and rounding, as necessary, and to store each converted element into a corresponding location of the specified destination vector, decode circuitry to decode the fetched instruction, and execution circuitry to respond to the decoded instruction as specified by the opcode.

Classes IPC  ?

  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
  • G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire

53.

INSTRUCTIONS TO CONVERT FROM FP16 TO BF8

      
Numéro d'application 18927097
Statut En instance
Date de dépôt 2024-10-25
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Heinecke, Alexander
  • Mellempudi, Naveen
  • Valentine, Robert
  • Charney, Mark
  • Hughes, Christopher
  • Georganas, Evangelos
  • Sperber, Zeev
  • Gradstein, Amit
  • Rubanovich, Simon

Abrégé

Techniques for converting FP16 to BF8 using bias are described. An exemplary embodiment utilizes decoder circuitry to decode a single instruction, the single instruction to include one or more fields to identify a first source operand, one or more fields to identify a second source operand, one or more fields to identify a source/destination operand, and one or more fields for an opcode, wherein the opcode is to indicate that execution circuitry is to convert packed half-precision data from the identified first and second sources to packed bfloat8 data using bias terms from the identified source/destination operand and store the packed bfloat8 data into corresponding data element positions of the identified source/destination operand; and execution circuitry to execute the decoded instruction according to the opcode to convert packed half-precision data from the identified first and second sources to packed bfloat8 data using bias terms from the identified source/destination operand and store the packed bfloat8 data into corresponding data element positions of the identified source/destination operand.

Classes IPC  ?

  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
  • G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire

54.

HIGH-PERFORMANCE INPUT-OUTPUT DEVICES SUPPORTING SCALABLE VIRTUALIZATION

      
Numéro d'application 18935248
Statut En instance
Date de dépôt 2024-11-01
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Kakaiya, Utkarsh Y.
  • Sankaran, Rajesh M.
  • Kumar, Sanjay
  • Tian, Kun
  • Lantz, Philip

Abrégé

Techniques for scalable virtualization of an Input/Output (I/O) device are described. An electronic device composes a virtual device comprising one or more assignable interface (AI) instances of a plurality of AI instances of a hosting function exposed by the I/O device. The electronic device emulates device resources of the I/O device via the virtual device. The electronic device intercepts a request from the guest pertaining to the virtual device, and determines whether the request from the guest is a fast-path operation to be passed directly to one of the one or more AI instances of the I/O device or a slow-path operation that is to be at least partially serviced via software executed by the electronic device. For a slow-path operation, the electronic device services the request at least partially via the software executed by the electronic device.

Classes IPC  ?

  • G06F 9/54 - Communication interprogramme
  • G06F 9/455 - ÉmulationInterprétationSimulation de logiciel, p. ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
  • G06F 9/48 - Lancement de programmes Commutation de programmes, p. ex. par interruption
  • G06F 15/17 - Communication entre processeurs utilisant une connexion de type entrée/sortie, p. ex. canal, point d'accès entrée/sortie

55.

Instruction and Micro-Architecture Support for Decompression on Core

      
Numéro d'application 18948214
Statut En instance
Date de dépôt 2024-11-14
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Gaur, Jayesh
  • Chauhan, Adarsh
  • Gopal, Vinodh
  • Shanbhogue, Vedvyas
  • Subramoney, Sreenivas
  • Feghali, Wajdi

Abrégé

Methods and apparatus relating to an instruction and/or micro-architecture support for decompression on core are described. In an embodiment, decode circuitry decodes a decompression instruction into a first micro operation and a second micro operation. The first micro operation causes one or more load operations to fetch data into one or more cachelines of a cache of a processor core. Decompression Engine (DE) circuitry decompresses the fetched data from the one or more cachelines of the cache of the processor core in response to the second micro operation. Other embodiments are also disclosed and claimed.

Classes IPC  ?

  • G06F 12/0893 - Mémoires cache caractérisées par leur organisation ou leur structure
  • G06F 12/0875 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mémoire cache dédiée, p. ex. instruction ou pile

56.

METHODS AND APPARATUS TO IMPROVE USER EXPERIENCE ON COMPUTING DEVICES

      
Numéro d'application 18972287
Statut En instance
Date de dépôt 2024-12-06
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Fleming, Kristoffer
  • Daniels, Melanie
  • Diefenbaugh, Paul
  • Magi, Aleksander
  • Falkenstein, Lawrence
  • Rivas Toledano, Raoul
  • Sinha, Vishal
  • Kirubakaran, Deepak Samuel
  • Udhayan, Venkateshan
  • Bartscherer, Marko
  • Bui, Kathy

Abrégé

Methods and apparatus to improve user experience on computing devices are disclosed. An example computing device includes a microphone to capture audio corresponding to spoken words. The example computing device further includes a speech analyzer to: detect a keyword prompt from among the spoken words, the keyword prompt to precede a query statement of a user of the computing device; and identify topics associated with a subset of the spoken words, the subset of the spoken words captured by the microphone before the keyword prompt. The example computing device also includes a communications interface to, in response to detection of the keyword prompt, transmit information indicative of the query statement and ones of the identified topics to a remote server.

Classes IPC  ?

  • G06F 1/3231 - Surveillance de la présence, de l’absence ou du mouvement des utilisateurs
  • G06F 1/3234 - Économie d’énergie caractérisée par l'action entreprise
  • G06N 20/00 - Apprentissage automatique
  • G06V 40/10 - Corps d’êtres humains ou d’animaux, p. ex. occupants de véhicules automobiles ou piétonsParties du corps, p. ex. mains
  • G10L 15/08 - Classement ou recherche de la parole
  • G10L 15/18 - Classement ou recherche de la parole utilisant une modélisation du langage naturel
  • G10L 15/22 - Procédures utilisées pendant le processus de reconnaissance de la parole, p. ex. dialogue homme-machine
  • G10L 15/30 - Reconnaissance distribuée, p. ex. dans les systèmes client-serveur, pour les applications en téléphonie mobile ou réseaux
  • H04N 23/65 - Commande du fonctionnement de la caméra en fonction de l'alimentation électrique
  • H04W 52/02 - Dispositions d'économie de puissance

57.

REDUCE POWER BY FRAME SKIPPING

      
Numéro d'application 18973391
Statut En instance
Date de dépôt 2024-12-09
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Vembu, Balaji
  • Kaburlasos, Nikos
  • Mastronarde, Josh B.

Abrégé

In an example, an apparatus comprises logic, at least partially comprising hardware logic, to receive an input from one or more detectors proximate a display to present an output from a graphics pipeline, determine that a user is not interacting with the display, and in response to a determination that the user is not interacting with the display, to reduce a frame rendering rate of the graphics pipeline. Other embodiments are also disclosed and claimed.

Classes IPC  ?

  • G06T 1/20 - Architectures de processeursConfiguration de processeurs p. ex. configuration en pipeline
  • G06F 1/3203 - Gestion de l’alimentation, c.-à-d. passage en mode d’économie d’énergie amorcé par événements
  • G06F 1/3231 - Surveillance de la présence, de l’absence ou du mouvement des utilisateurs
  • G06F 1/3234 - Économie d’énergie caractérisée par l'action entreprise
  • G06T 1/60 - Gestion de mémoire

58.

CONGESTION MITIGATION IN INTERCONNECTION NETWORKS

      
Numéro d'application 18980838
Statut En instance
Date de dépôt 2024-12-13
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Farrokhbakht, Hossein
  • Petrini, Fabrizio

Abrégé

Examples described herein relate to switch circuitry that is to: based on receipt of a packet at the first input port and based on allocation of a first memory region in the memory to the first input port: based on capability of a first buffer for the first output port to store the packet, store the packet into the first buffer and egress the packet from the first buffer to the first output port and based on incapability of the first buffer to store the packet, store the packet into the first memory region and associate the packet with the first buffer prior to egress from the first output port.

Classes IPC  ?

  • H04L 49/253 - Routage ou recherche de route dans une matrice de commutation en utilisant l'établissement ou la libération de connexions entre les ports
  • H04L 49/112 - Commande de la commutation, p. ex. par arbitrage

59.

TECHNOLOGIES TO ADJUST LINK EFFICIENCY AND BUFFER SIZE

      
Numéro d'application 18981356
Statut En instance
Date de dépôt 2024-12-13
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Farrokhbakht, Hossein
  • Lakhotia, Kartik
  • Kalsi, Gurpreet Singh
  • Petrini, Fabrizio

Abrégé

Examples described herein relate to a switch or router. In some examples, the switch or router is to: based on receipt of a control packet associated with a first link, store the control packet into a first region of memory associated with the first link; based on receipt of a data packet associated with the first link, store the data packet into a second region of memory associated with the first link; based on the control packet and data packet to egress from a same output port, insert a strict subset of content of the control packet into the data packet to form a second data packet; and cause transmission of the second data packet to a device from the output port.

Classes IPC  ?

  • H04L 47/24 - Trafic caractérisé par des attributs spécifiques, p. ex. la priorité ou QoS
  • H04L 47/12 - Prévention de la congestionRécupération de la congestion
  • H04L 47/26 - Commande de fluxCommande de la congestion utilisant un retour explicite à la source, p. ex. paquets de signalisation de congestion

60.

MEMORY RELIABILITY AVAILABILITY AND SERVICEABILITY (RAS) FOR WIRELESS NETWORKS

      
Numéro d'application 18987168
Statut En instance
Date de dépôt 2024-12-19
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Ranganath, Sunku
  • Browne, John
  • Moustafa, Hassnaa
  • Chincholkar, Mandar
  • Srivastava, Amar

Abrégé

Memory management for wireless networks is described. A method, includes accessing an operational parameter for a network slice of a wireless network, determining a first memory region of a plurality of memory regions in the memory pool based on the operational parameter, and encoding configuration information to allocate the first memory region to the network slice. Other embodiments are described and claimed.

Classes IPC  ?

  • G06F 12/02 - Adressage ou affectationRéadressage

61.

PROCESSOR POWER MANAGEMENT

      
Numéro d'application 18883328
Statut En instance
Date de dépôt 2024-09-12
Date de la première publication 2025-04-10
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Koker, Altug
  • Appu, Abhishek R.
  • Veernapu, Kiran C.
  • Ray, Joydeep
  • Vembu, Balaji
  • Surti, Prasoonkumar
  • Sinha, Kamal
  • Hoekstra, Eric J.
  • Fu, Wenyin
  • Kaburlasos, Nikos
  • Borole, Bhushan M.
  • Schluessler, Travis T.
  • Shah, Ankur N.
  • Kennedy, Jonathan

Abrégé

Methods and apparatus relating to techniques for avoiding cache lookup for cold cache. In an example, an apparatus comprises logic, at least partially comprising hardware logic, to collect user information for a user of a data processing device, generate a user profile for the user of the data processing device from the user information, and set a power profile a processor in the data processing device using the user profile. Other embodiments are also disclosed and claimed.

Classes IPC  ?

  • G06F 1/26 - Alimentation en énergie électrique, p. ex. régulation à cet effet
  • G06F 12/0875 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mémoire cache dédiée, p. ex. instruction ou pile

62.

MULTI-TILE MEMORY MANAGEMENT

      
Numéro d'application 18915492
Statut En instance
Date de dépôt 2024-10-15
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Appu, Abhishek R.
  • Koker, Altug
  • Anantaraman, Aravindh
  • Ould-Ahmed-Vall, Elmoustapha
  • Andrei, Valentin
  • Galoppo Von Borries, Nicolas
  • George, Varghese
  • Macpherson, Mike
  • Maiyuran, Subramaniam
  • Ray, Joydeep
  • Striramassarma, Lakshminarayanan
  • Janus, Scott
  • Insko, Brent
  • Ranganathan, Vasanth
  • Sinha, Kamal
  • Hunter, Arthur
  • Surti, Prasoonkumar
  • Puffer, David
  • Valerio, James
  • Shah, Ankur N.

Abrégé

Methods and apparatus relating to techniques for multi-tile memory management. In an example, a graphics processor includes an interposer, a first chiplet coupled with the interposer, the first chiplet including a graphics processing resource and an interconnect network coupled with the graphics processing resource, cache circuitry coupled with the graphics processing resource via the interconnect network, and a second chiplet coupled with the first chiplet via the interposer, the second chiplet including a memory-side cache and a memory controller coupled with the memory-side cache. The memory controller is configured to enable access to a high-bandwidth memory (HBM) device, the memory-side cache is configured to cache data associated with a memory access performed via the memory controller, and the cache circuitry is logically positioned between the graphics processing resource and a chiplet interface.

Classes IPC  ?

  • G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
  • G06F 7/544 - Méthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs n'établissant pas de contact, p. ex. tube, dispositif à l'état solideMéthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs non spécifiés pour l'évaluation de fonctions par calcul
  • G06F 7/575 - Unités arithmétiques et logiques de base, c.-à-d. dispositifs pouvant être sélectionnés pour accomplir soit l'addition, soit la soustraction, soit une parmi plusieurs opérations logiques, utilisant, au moins partiellement, les mêmes circuits
  • G06F 7/58 - Générateurs de nombres aléatoires ou pseudo-aléatoires
  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
  • G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
  • G06F 9/50 - Allocation de ressources, p. ex. de l'unité centrale de traitement [UCT]
  • G06F 12/02 - Adressage ou affectationRéadressage
  • G06F 12/06 - Adressage d'un bloc physique de transfert, p. ex. par adresse de base, adressage de modules, extension de l'espace d'adresse, spécialisation de mémoire
  • G06F 12/0802 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache
  • G06F 12/0804 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mise à jour de la mémoire principale
  • G06F 12/0811 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement avec hiérarchies de mémoires cache multi-niveaux
  • G06F 12/0862 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec pré-lecture
  • G06F 12/0866 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache pour les systèmes de mémoire périphérique, p. ex. la mémoire cache de disque
  • G06F 12/0871 - Affectation ou gestion d’espace de mémoire cache
  • G06F 12/0875 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mémoire cache dédiée, p. ex. instruction ou pile
  • G06F 12/0882 - Mode de page
  • G06F 12/0891 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant des moyens d’effacement, d’invalidation ou de réinitialisation
  • G06F 12/0893 - Mémoires cache caractérisées par leur organisation ou leur structure
  • G06F 12/0895 - Mémoires cache caractérisées par leur organisation ou leur structure de parties de mémoires cache, p. ex. répertoire ou matrice d’étiquettes
  • G06F 12/0897 - Mémoires cache caractérisées par leur organisation ou leur structure avec plusieurs niveaux de hiérarchie de mémoire cache
  • G06F 12/1009 - Traduction d'adresses avec tables de pages, p. ex. structures de table de page
  • G06F 12/128 - Commande de remplacement utilisant des algorithmes de remplacement adaptée aux systèmes de mémoires cache multidimensionnelles, p. ex. associatives d’ensemble, à plusieurs mémoires cache, multi-ensembles ou multi-niveaux
  • G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p. ex. plusieurs processeurs de données à instruction unique
  • G06F 17/16 - Calcul de matrice ou de vecteur
  • G06F 17/18 - Opérations mathématiques complexes pour l'évaluation de données statistiques
  • G06N 3/08 - Méthodes d'apprentissage
  • G06T 1/20 - Architectures de processeursConfiguration de processeurs p. ex. configuration en pipeline
  • G06T 1/60 - Gestion de mémoire
  • G06T 15/06 - Lancer de rayon
  • H03M 7/46 - Conversion en, ou à partir de codes à longueur de série, c.-à-d. par représentation du nombre de chiffres successifs ou groupes de chiffres de même type à l'aide d'un mot-code et d'un chiffre représentant ce type

63.

SYSTEMS, METHODS, AND APPARATUSES FOR TILE TRANSPOSE

      
Numéro d'application 18920691
Statut En instance
Date de dépôt 2024-10-18
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Valentine, Robert
  • Baum, Dan
  • Sperber, Zeev
  • Corbal, Jesus
  • Ould-Ahmed-Vall, Elmoustapha
  • Toll, Bret L.
  • Charney, Mark J.
  • Ziv, Barukh
  • Heinecke, Alexander
  • Girkar, Milind
  • Adelman, Menachem
  • Rubanovich, Simon

Abrégé

Embodiments detailed herein relate to matrix operations. In particular, support for a matrix transpose instruction is detailed. In some embodiments, decode circuitry to decode an instruction having fields for an opcode, a source matrix operand identifier, and a destination matrix operand identifier; and execution circuitry to execute the decoded instruction to transpose each row of elements of the identified source matrix operand into a corresponding column of the identified destination matrix operand are detailed.

Classes IPC  ?

  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
  • G06F 7/78 - Dispositions pour le réagencement, la permutation ou la sélection de données selon des règles prédéterminées, indépendamment du contenu des données pour changer l'ordre du flux des données, p. ex. transposition matricielle ou tampons du type pile d'assiettes [LIFO]Gestion des occurrences du dépassement de la capacité du système ou de sa sous-alimentation à cet effet

64.

SYSTEMS, METHODS, AND APPARATUSES FOR TILE MATRIX MULTIPLICATION AND ACCUMULATION

      
Numéro d'application 18930671
Statut En instance
Date de dépôt 2024-10-29
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Valentine, Robert
  • Sperber, Zeev
  • Charney, Mark J.
  • Toll, Bret L.
  • Rappoport, Rinat
  • Shwartsman, Stanislav
  • Baum, Dan
  • Yanover, Igor
  • Ould-Ahmed-Vall, Elmoustapha
  • Adelman, Menachem
  • Corbal, Jesus
  • Gebil, Yuri
  • Rubanovich, Simon

Abrégé

Embodiments detailed herein relate to matrix operations. In particular, matrix (tile) multiply accumulate and negated matrix (tile) multiply accumulate are discussed. For example, in some embodiments decode circuitry to decode an instruction having fields for an opcode, an identifier for a first source matrix operand, an identifier of a second source matrix operand, and an identifier for a source/destination matrix operand; and execution circuitry to execute the decoded instruction to multiply the identified first source matrix operand by the identified second source matrix operand, add a result of the multiplication to the identified source/destination matrix operand, and store a result of the addition in the identified source/destination matrix operand and zero unconfigured columns of identified source/destination matrix operand are detailed.

Classes IPC  ?

  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions

65.

SYSTEM, METHOD AND APPARATUS FOR TOTAL STORAGE ENCRYPTION

      
Numéro d'application 18930695
Statut En instance
Date de dépôt 2024-10-29
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Dewan, Prashant
  • Patel, Baiju

Abrégé

The disclosed embodiments are generally directed to inline encryption of data at line speed at a chip interposed between two memory components. The inline encryption may be implemented at a System-on-Chip (“SOC” or “SOC”). The memory components may comprise Non-Volatile Memory express (NVMe) and a dynamic random access memory (DRAM). An exemplary device includes an SOC to communicate with a Non-Volatile Memory NVMe circuitry to provide direct memory access (DMA) to an external memory component. The SOC may include: a cryptographic controller circuitry; a cryptographic memory circuitry in communication with the cryptographic controller, the cryptographic memory circuitry configured to store instructions to encrypt or decrypt data transmitted through the SOC; and an encryption engine in communication with the crypto controller circuitry, the encryption engine configured to encrypt or decrypt data according to instructions stored at the crypto memory circuitry. Other embodiments are also disclosed and claimed.

Classes IPC  ?

  • G06F 21/79 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur pour assurer la sécurité du stockage de données dans les supports de stockage à semi-conducteurs, p. ex. les mémoires adressables directement
  • G06F 12/14 - Protection contre l'utilisation non autorisée de mémoire
  • G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p. ex. acces direct à la mémoire, vol de cycle
  • G06F 21/60 - Protection de données
  • G06F 21/62 - Protection de l’accès à des données via une plate-forme, p. ex. par clés ou règles de contrôle de l’accès
  • G06F 21/85 - Protection des dispositifs de saisie, d’affichage de données ou d’interconnexion dispositifs d’interconnexion, p. ex. les dispositifs connectés à un bus ou les dispositifs en ligne

66.

SYSTOLIC ARRAY OF ARBITRARY PHYSICAL AND LOGICAL DEPTH

      
Numéro d'application 18931412
Statut En instance
Date de dépôt 2024-10-30
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Parra, Jorge
  • Chen, Wei-Yu
  • Chen, Kaiyu
  • George, Varghese
  • Gu, Junjie
  • Gurram, Chandra
  • Lueh, Guei-Yuan
  • Junkins, Stephen
  • Maiyuran, Subramaniam
  • Pal, Supratim

Abrégé

A processing apparatus includes a processing resource including a general-purpose parallel processing engine and a matrix accelerator. The matrix accelerator includes first circuitry to receive a command to perform operations associated with an instruction, second circuitry to configure the matrix accelerator according to a physical depth of a systolic array within the matrix accelerator and a logical depth associated with the instruction, third circuitry to read operands for the instruction from a register file associated with the systolic array, fourth circuitry to perform operations for the instruction via one or more passes through one or more physical pipeline stages of the systolic array based on a configuration performed by the second circuitry, and fifth circuitry to write output of the operations to the register file associated with the systolic array.

Classes IPC  ?

  • G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p. ex. plusieurs processeurs de données à instruction unique
  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions

67.

HIGH THROUGHPUT CONTROL INFORMATION AND FIELD EXTENSION

      
Numéro d'application 18936955
Statut En instance
Date de dépôt 2024-11-04
Date de la première publication 2025-04-10
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Huang, Po-Kai
  • Bravo, Daniel F.
  • Alexander, Danny
  • Klein, Arik
  • Ben-Ari, Danny
  • Cariou, Laurent
  • Stacey, Robert

Abrégé

This disclosure describes systems, methods, and devices related to high throughput (HT) control information. A device may determine a frame comprising HT control information. The device may determine to extend a size of the HT control information. The device may cause to generate a management or data frame for sending to a first station device of one or more station devices, the management or data frame comprising extended high throughput (HT) control information, define a new control identification (ID) associated with the extended HT control information, and cause to send the management or data frame to the first station device.

Classes IPC  ?

  • H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission

68.

System, Apparatus And Method For Providing Protection Against Silent Data Corruption In A Link

      
Numéro d'application 18974396
Statut En instance
Date de dépôt 2024-12-09
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Makaram, Raghunandan
  • Yap, Kirk S.

Abrégé

In one embodiment, an apparatus includes: an integrity circuit to receive data and generate a protection code based at least in part on the data; a cryptographic circuit coupled to the integrity circuit to encrypt the data into encrypted data and encrypt the protection code into an encrypted protection code; a message authentication code (MAC) circuit coupled to the cryptographic circuit to compute a MAC comprising a tag using header information, the encrypted data, and the encrypted protection code; and an output circuit to send the header information, the encrypted data, and the tag to a receiver via a link. Other embodiments are described and claimed.

Classes IPC  ?

  • G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
  • H04L 9/32 - Dispositions pour les communications secrètes ou protégéesProtocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système
  • H04L 69/22 - Analyse syntaxique ou évaluation d’en-têtes

69.

HIGH AVAILABILITY AI VIA A PROGRAMMABLE NETWORK INTERFACE DEVICE

      
Numéro d'application 18982209
Statut En instance
Date de dépôt 2024-12-16
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Jain, Anjali Singhai
  • Bar-Kanarik, Tamar
  • Carranza, Marcos
  • Kumar, Karthik
  • Dumitrescu, Cristian Florin
  • Guy, Keren
  • Connor, Patrick

Abrégé

Techniques described herein address the above challenges that arise when using host executed software to manage vector databases by providing a vector database accelerator and shard management offload logic that is implemented within hardware and by software executed on device processors and programmable data planes of a programmable network interface device. In one embodiment, a programmable network interface device includes infrastructure management circuitry configured to facilitate data access for a neural network inference engine having a distributed data model via dynamic management of a node associated with the neural network inference engine, the node including a database shard of a vector database.

Classes IPC  ?

70.

MULTI-LAYERED OPTICAL INTEGRATED CIRCUIT ASSEMBLY WITH A MONOCRYSTALLINE WAVEGUIDE AND LOWER CRYSTALLINITY BONDING LAYER

      
Numéro d'application 18983471
Statut En instance
Date de dépôt 2024-12-17
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Sharma, Abhishek A.
  • Gomes, Wilfred

Abrégé

Described herein are stacked photonic integrated circuit (PIC) assemblies that include multiple layers of waveguides. The waveguides are formed of substantially monocrystalline materials, which cannot be repeatedly deposited. Layers of monocrystalline material are fabricated and repeatedly transferred onto the PIC structure using a layer transfer process, which involves bonding a monocrystalline material using a non-monocrystalline bonding material. Layers of isolation materials are also deposited or layer transferred onto the PIC assembly.

Classes IPC  ?

  • G02B 6/132 - Circuits optiques intégrés caractérisés par le procédé de fabrication par le dépôt de couches minces
  • G02B 6/12 - Guides de lumièreDétails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p. ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré
  • G02B 6/136 - Circuits optiques intégrés caractérisés par le procédé de fabrication par gravure

71.

RACKSIDE AUTOMATION FOR DATACENTER OPTIMIZATION

      
Numéro d'application 18983630
Statut En instance
Date de dépôt 2024-12-17
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Jensen, Ralph
  • Crocker, Michael
  • Williams, Carl

Abrégé

A datacenter including a plurality of racks. The racks associated with a motorized and/or automated system to move the racks between first and second positions. In the first position, the racks are arranged in a side-by-side fashion in one or more rows. In the second position, a rack is moved so that a lateral side of the rack is accessible. In some embodiments, the racks include a motor and gear system for interacting with tracks. In some embodiments, each of the racks includes a plurality of chassis, each chassis including a plurality of input/output (I/O) connectors to receive a connector of a cable, the plurality of I/O connectors are arranged along a lateral side of the chassis so that they are accessible when the rack is in the second position. In use, the racks may be moved between the first and second positions while the chassis remain in normal operation.

Classes IPC  ?

  • H05K 7/14 - Montage de la structure de support dans l'enveloppe, sur cadre ou sur bâti

72.

PACKAGE SUBSTRATES WITH COMPONENTS INCLUDED IN CAVITIES OF GLASS CORES

      
Numéro d'application 18984426
Statut En instance
Date de dépôt 2024-12-17
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Marin, Brandon Christian
  • Bryks, Whitney
  • Duan, Gang
  • Ecton, Jeremy
  • Gamba, Jason
  • Hariri, Haifa
  • Kandanur, Sashi Shekhar
  • Peoples, Joseph
  • Pietambaram, Srinivas Venkata Ramanuja
  • Rahman, Mohammad Mamunur
  • Shan, Bohan
  • Stacey, Joshua James
  • Tanaka, Hiroki
  • Vehonsky, Jacob Ryan

Abrégé

Package substrates with components included in cavities of glass cores are disclosed. An example apparatus includes: a glass core having a first opening and a second opening spaced apart from the first opening, the second opening having a greater width than the first opening. The example apparatus further includes a conductive material adjacent a first wall of the first opening; and a dielectric material adjacent a second wall of the second opening.

Classes IPC  ?

  • H10D 1/20 - Inducteurs
  • H01L 23/15 - Substrats en céramique ou en verre
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
  • H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou

73.

ENHANCED SECURITY KEYS FOR WI-FI ASSOCIATION FRAMES

      
Numéro d'application 18984730
Statut En instance
Date de dépôt 2024-12-17
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Huang, Po-Kai
  • Peer, Ilan
  • Berg, Johannes
  • Ouzieli, Ido
  • Oren, Elad
  • Qi, Emily

Abrégé

This disclosure describes systems, methods, and devices related to using encrypted 802.11 association. A device may identify a beacon received from an access point (AP), the beacon including an indication of an authentication and key manager (AKM); transmit, to the AP, an 802.11 authentication request including an indication of parameters associated with the AKM; identify an 802.11 authentication response received from the AP based on the 802.11 authentication request, the 802.11 authentication response including a message integrity check (MIC) using a key confirmation key (KCK) and an indication that the parameters have been selected by the AP; transmit, to the AP, an 802.11 association request encrypted by a security key based on an authenticator address of the AP; and identify an 802.11 association response received from the AP based on the 802.11 association request, the 802.11 association response encrypted by the security key.

Classes IPC  ?

  • H04W 12/041 - Génération ou dérivation de clé
  • H04W 12/033 - Protection de la confidentialité, p. ex. par chiffrement du plan utilisateur, p. ex. trafic utilisateur
  • H04W 12/0433 - Protocoles de gestion des clés

74.

GATE-ALL-AROUND INTEGRATED CIRCUIT STRUCTURES HAVING OXIDE SUB-FINS

      
Numéro d'application 18986226
Statut En instance
Date de dépôt 2024-12-18
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Guler, Leonard P.
  • Guha, Biswajeet
  • Ghani, Tahir
  • Sivakumar, Swaminathan

Abrégé

Gate-all-around integrated circuit structures having oxide sub-fins, and methods of fabricating gate-all-around integrated circuit structures having oxide sub-fins, are described. For example, an integrated circuit structure includes an oxide sub-fin structure having a top and sidewalls. An oxidation catalyst layer is on the top and sidewalls of the oxide sub-fin structure. A vertical arrangement of nanowires is above the oxide sub-fin structure. A gate stack is surrounding the vertical arrangement of nanowires and on at least the portion of the oxidation catalyst layer on the top of the oxide sub-fin structure.

Classes IPC  ?

  • H10D 30/00 - Transistors à effet de champ [FET]
  • H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
  • H10D 84/01 - Fabrication ou traitement
  • H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement

75.

METHODS AND ARRANGEMENTS TO BOOST WIRELESS MEDIA QUALITY

      
Numéro d'application 18987127
Statut En instance
Date de dépôt 2024-12-19
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Singh, Balvinder Pal
  • Guetta, Kobi
  • Kahana, Yoni
  • Israel, Amichay
  • Apsel, Ehud
  • David, Anubhav
  • Kamhi, Gila

Abrégé

Logic may monitor quality of communication of data to a wireless receiver device based on transport characteristics at a wireless source device. Logic may evaluate the transport characteristics to identify indication(s) of a problem with the quality of the communication. Logic may identify a root cause associated with the indication(s). Logic may associate the root cause with one or more actions to mitigate the degradation of the quality. And logic may cause performance of an operation to mitigate the degradation of the quality based on the one or more actions. The logic to evaluate the transport characteristics may determine an upper limit for an achievable mean opinion score (MOS) based on the transport characteristics; and, based on the upper limit for the achievable MOS being less than a threshold MOS, may identify the indication(s) associated with the upper limit for the achievable MOS.

Classes IPC  ?

  • H04L 41/0631 - Gestion des fautes, des événements, des alarmes ou des notifications en utilisant l’analyse des causes profondesGestion des fautes, des événements, des alarmes ou des notifications en utilisant l’analyse de la corrélation entre les notifications, les alarmes ou les événements en fonction de critères de décision, p. ex. la hiérarchie ou l’analyse temporelle ou arborescente
  • H04L 41/069 - Gestion des fautes, des événements, des alarmes ou des notifications en utilisant des journaux de notificationsPost-traitement des notifications
  • H04L 41/16 - Dispositions pour la maintenance, l’administration ou la gestion des réseaux de commutation de données, p. ex. des réseaux de commutation de paquets en utilisant l'apprentissage automatique ou l'intelligence artificielle
  • H04W 24/02 - Dispositions pour optimiser l'état de fonctionnement

76.

UNCERTAINTY QUANTIFICATION FOR GENERATIVE ARTIFICIAL INTELLIGENCE MODEL

      
Numéro d'application 18987302
Statut En instance
Date de dépôt 2024-12-19
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Rhodes, Anthony Daniel
  • Manuvinakurike, Ramesh Radhakrishna
  • Biswas, Sovan
  • Raffa, Giuseppe
  • Nachman, Lama

Abrégé

Predictive uncertainty of a generative machine learning model may be estimated. The generative machine learning model may be a large language model or large multi-modal model. A datum may be input into the generative machine learning model. The generative machine learning model may generate outputs from the datum. Latent embeddings for the outputs may be extracted from the generative machine learning model. A covariance matrix with respect to the latent embeddings may be computed. The covariance matrix may be a two-dimensional matrix, such as a square matrix. The predictive uncertainty of the generative machine learning model may be estimated using the covariance matrix. For instance, the matrix entropy of the covariance matrix may be determined. The matrix entropy may be an approximated dimension of a latent semantic manifold spanned by the outputs of the generative machine learning model and may indicate the predictive uncertainty of the generative machine learning model.

Classes IPC  ?

77.

PLANAR INTEGRATED CIRCUIT PACKAGE INTERCONNECTS

      
Numéro d'application 18987827
Statut En instance
Date de dépôt 2024-12-19
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Sankman, Robert L.
  • Ganesan, Sanka

Abrégé

Generally discussed herein are systems, methods, and apparatuses that include conductive pillars that are about co-planar. According to an example, a technique can include growing conductive pillars on respective exposed landing pads of a substrate, situating molding material around and on the grown conductive pillars, removing, simultaneously, a portion of the grown conductive pillars and the molding material to make the grown conductive pillars and the molding material about planar, and electrically coupling a die to the conductive pillars.

Classes IPC  ?

  • H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
  • H05K 1/18 - Circuits imprimés associés structurellement à des composants électriques non imprimés

78.

MICROELECTRONIC ASSEMBLIES INCLUDING SOLDER AND NON-SOLDER INTERCONNECTS

      
Numéro d'application 18987884
Statut En instance
Date de dépôt 2024-12-19
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Brun, Xavier Francois
  • Ganesan, Sanka
  • Sawyer, Holly
  • Lambert, William J.
  • Gosselin, Timothy A.
  • Wang, Yuting

Abrégé

Microelectronic assemblies, related devices and methods, are disclosed herein. In some embodiments, a microelectronic assembly may include a first die, having a first surface and an opposing second surface, in a first layer; a redistribution layer (RDL) on the first layer, wherein the RDL is electrically coupled to the second surface of the first die by solder interconnects, and a second die in a second layer on the RDL, wherein the second die is electrically coupled to the RDL by non-solder interconnects.

Classes IPC  ?

  • H01L 25/11 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs ayant des conteneurs séparés les dispositifs étant d'un type prévu dans la sous-classe
  • H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants

79.

NESTED INTERPOSER WITH THROUGH-SILICON VIA BRIDGE DIE

      
Numéro d'application 18988225
Statut En instance
Date de dépôt 2024-12-19
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Pietambaram, Srinivas V.
  • Mallik, Debendra
  • Darmawikarta, Kristof
  • Mahajan, Ravindranath V.
  • Manepalli, Rahul N.

Abrégé

An electronic package includes an interposer having an interposer substrate, a cavity that passes into but not through the interposer substrate, a through interposer via (TIV) within the interposer substrate, and an interposer pad electrically coupled to the TIV. The electronic package includes a nested component in the cavity, wherein the nested component includes a component pad coupled to a through-component via. A core via is beneath the nested component, the core via extending from the nested component through the interposer substrate. A die is coupled to the interposer pad by a first interconnect and coupled to the component pad by a second interconnect.

Classes IPC  ?

  • H01L 23/498 - Connexions électriques sur des substrats isolants
  • H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe

80.

TECHNIQUES TO IMPROVE SIGNAL INTEGRITY PERFORMANCE FOR A 3-CONNECTOR DESIGN

      
Numéro d'application 18989657
Statut En instance
Date de dépôt 2024-12-20
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Xiao, Kai
  • Cortes Hernandez, Diego Mauricio
  • Sandoval Granados, Luz Karine
  • Li, Jingbo
  • Alcala Arreola, Raul
  • Bohra, Quresh
  • Cantor Gonzalez, Jose Manuel
  • Ruiz Molina, Fabio
  • Terriquez Arias, Carlos Guillermo
  • Lopez Iniguez, Adriana

Abrégé

Examples include techniques to improve signal integrity performance for a 3-connector design. The techniques include mounting a socket connector to a first side of a hot swap backplane such that pins of the first socket connector mirror pins of a second socket connector mounted to a second side of the hot swap backplane. The mirrored pins associated with routing data signals. The socket connector having a housing configured to receive a first plug connector of a cable assembly that has a second plug connector coupled with a processor baseboard socket connector.

Classes IPC  ?

  • H01R 13/6471 - Moyens pour empêcher la diaphonie par agencement particulier des conducteurs de mise à la masse et de signaux, p. ex. GSGS [mise à la masse - signal - mise à la masse - signal]
  • H01R 12/70 - Dispositifs de couplage
  • H01R 12/71 - Dispositifs de couplage pour circuits imprimés rigides ou structures similaires
  • H01R 12/75 - Dispositifs de couplage pour circuits imprimés rigides ou structures similaires se raccordant à des câbles à l'exclusion des câbles plats ou à rubans
  • H01R 13/04 - Broches ou lames destinées à coopérer avec des alvéoles

81.

PASSING SENSING INFORMATION IN A MEMORY STACK THROUGH A PROXY DIE

      
Numéro d'application 18990908
Statut En instance
Date de dépôt 2024-12-20
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Sethuraman, Saravanan
  • Vergis, George

Abrégé

A system includes a memory die stack that provides sensing information via proxy. The memory die stack includes at least a first memory die with a sensor that generates sensing data for the first memory die and a second memory die with a sensor that generates sensing data for the second memory die. The proxy is a logic device that aggregates and sends the sensing data for both memory dies over a management communication bus.

Classes IPC  ?

  • G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire

82.

EXTENDED DRAIN TRANSISTOR FOR HIGH VOLTAGE APPLICATIONS

      
Numéro d'application 18482192
Statut En instance
Date de dépôt 2023-10-06
Date de la première publication 2025-04-10
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Rangan, Sanjay
  • Brand, Adam
  • Lee, Chen-Guan
  • Ramaswamy, Rahul
  • Chang, Hsu-Yu
  • Shankar, Adithya
  • Radosavljevic, Marko

Abrégé

Described herein are gate-all-around (GAA) transistors with extended drains, where the drain region extends through a well region below the GAA transistor. A high voltage can be applied to the drain, and the extended drain region provides a voltage drop. The transistor length (and, specifically length of the extended drain) can be varied based on the input voltage to the device, e.g., providing a longer drain for higher input voltages. The extended drain transistors can be implemented in devices that include CFETs, either by implementing the extended drain transistor across both CFET layers, or by providing a sub-fin pedestal with the well regions in the lower layer.

Classes IPC  ?

  • H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique

83.

TECHNOLOGIES FOR A COAXIAL INDUCTOR IN A GLASS CORE

      
Numéro d'application 18477098
Statut En instance
Date de dépôt 2023-09-28
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Marin, Brandon Christian
  • Ibrahim, Tarek A.
  • Rahman, Mohammad Mamunur
  • Pietambaram, Srinivas V.
  • Kandanur, Sashi Shekhar

Abrégé

Techniques for a coaxial inductor in a glass core are disclosed. In an illustrative embodiment, an inductor is positioned in a cavity of a glass core. The inductor includes a conductive via extending through the glass core surrounded by a magnetic material. A buffer layer is positioned between the edges of the cavity of the glass core and the inductor. The buffer can prevent or mitigate any stress caused by changes in temperature and different coefficients of thermal expansion of the glass core and the inductor. The inductor may form part of a fully integrated voltage regulator (FIVR), which provides a stable voltage source to a semiconductor die such as a processor.

Classes IPC  ?

  • H01L 23/64 - Dispositions relatives à l'impédance
  • H01F 17/00 - Inductances fixes du type pour signaux
  • H01F 17/06 - Inductances fixes du type pour signaux avec noyau magnétique avec noyau refermé sur lui-même, p. ex. tore
  • H01L 23/15 - Substrats en céramique ou en verre
  • H01L 23/498 - Connexions électriques sur des substrats isolants

84.

METHODS, SYSTEMS, ARTICLES OF MANUFACTURE, AND APPARATUS FOR IMPROVED THERMAL TESTS OF INTEGRATED CIRCUIT DEVICES

      
Numéro d'application 18477360
Statut En instance
Date de dépôt 2023-09-28
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s) Murtagian, Gregorio R.

Abrégé

Systems, apparatus, articles of manufacture, and methods are disclosed that improve thermal tests of integrated circuit devices. An example apparatus includes interface circuitry; machine readable instructions; and programmable circuitry to at least one of instantiate or execute the machine readable instructions to determine a condition of a fluid to be dispensed by a pneumatic nozzle, the condition of the fluid including a temperature of the fluid; determine a ratio of a first liquid, a second liquid, and a superheated vapor that combine to result in the condition of the fluid; and cause the first liquid, the second liquid, and the superheated vapor to be provided to the pneumatic nozzle in proportions defined by the ratio.

Classes IPC  ?

  • G01R 31/28 - Test de circuits électroniques, p. ex. à l'aide d'un traceur de signaux
  • G01K 1/22 - Compensation des effets des variations de température autres que celles à mesurer, p. ex. variations de la température ambiante au moyen d'un fluide contenu dans un corps creux ayant des parties qui sont déformables ou déplaçables sous l'effet de la pression développée par le fluide
  • G01K 1/26 - Compensation des effets des variations de pression

85.

METHODS FOR DOPING 2D TRANSISTOR DEVICES AND RESULTING ARCHITECTURES

      
Numéro d'application 18477414
Statut En instance
Date de dépôt 2023-09-28
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Steinhardt, Rachel A.
  • O'Brien, Kevin P.
  • Penumatcha, Ashish Verma
  • Naylor, Carl Hugo
  • Maxey, Kirby
  • Buragohain, Pratyush P.
  • Dorow, Chelsey
  • Kavrik, Mahmut Sami
  • Mortelmans, Wouter
  • Radosavljevic, Marko
  • Avci, Uygar E.
  • Metz, Matthew V.

Abrégé

Methods for doping 2D transistor devices and resulting architectures. The use and placement of oxide dopants, such as, but not limited to, GeOx, enable control over threshold voltage performance and contact resistance of 2D transistor devices. Architectures include distinct stoichiometry compositions.

Classes IPC  ?

  • H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 29/26 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, des éléments couverts par plusieurs des groupes , , , ,
  • H01L 29/66 - Types de dispositifs semi-conducteurs
  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique

86.

OMNI-DIRECTIONAL, MINIATURIZED ANTENNA SYSTEM

      
Numéro d'application 18477568
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • El Hajj, Walid
  • Dao, Serge
  • Thakur, Jayprakash
  • Asrih, Nawfal
  • Lefevre, Wilfrid
  • Kahana, Yoni

Abrégé

Disclosed herein are devices, systems, and methods for an antenna system that may be used not only for wireless communications but also for other antenna-based applications such as proximity sensing, ranging, and angle of arrival measurements. The antenna system includes a plurality of antenna groups that include a first antenna group and a second antenna group. The first antenna group includes a parasitic element and a radiating element fed by a antenna port. The second antenna group includes a second parasitic element and a second radiating element fed by a second antenna port. The antenna system also includes a ground plane coupled to the first antenna group and the second antenna group. The first antenna group may be separated from and mirrored by the second antenna group.

Classes IPC  ?

  • H01Q 5/385 - Combinaison d’éléments alimentés et d’éléments passifs avec plusieurs éléments passifs
  • H01Q 1/38 - Forme structurale pour éléments rayonnants, p. ex. cône, spirale, parapluie formés par une couche conductrice sur un support isolant
  • H01Q 1/50 - Association structurale d'antennes avec commutateurs de terre, dispositions de descente d'antennes ou parafoudres
  • H01Q 21/28 - Combinaisons d'unités ou systèmes d'antennes sensiblement indépendants et n’interagissant pas entre eux

87.

APPARATUS AND METHOD FOR A DEFORMABLE EMI SHIELDING STRUCTURE

      
Numéro d'application 18477636
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2025-04-03
Propriétaire INTEL CORPORATION (USA)
Inventeur(s)
  • Mora Villalobos, Bernardo
  • Rodriguez Chacon, Alonso

Abrégé

A shielding structure and method for assembling a shielding structure for an electronic component. The shielding structure includes a core comprising an elastic material and at least a spring part of the core comprising an arch. The structure further includes an electromagnetic interference (EMI) shielding material affixed to the core. The method for producing the shielding structure includes forming a core comprising an elastic material, wherein the core includes at least a spring part comprising one or more arches. The method further includes covering at least a part of the core in an EMI shielding material.

Classes IPC  ?

  • H05K 9/00 - Blindage d'appareils ou de composants contre les champs électriques ou magnétiques

88.

MICROELECTRONIC ASSEMBLIES WITH EDGE STRESS REDUCTION IN GLASS CORES

      
Numéro d'application 18477638
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Marin, Brandon C.
  • Jones, Jesse C.
  • Kornbluth, Yosef
  • Page, Mitchell
  • Agarwal, Soham
  • Zhu, Fanyi
  • Qu, Shuren
  • Song, Hanyu
  • Pietambaram, Srinivas V.
  • Li, Yonggang
  • Nie, Bai
  • Haehn, Nicholas
  • Tripathi, Astitva
  • Saber, Mohamed R.
  • Li, Sheng
  • Mishra, Pratyush
  • Duong, Benjamin T.
  • Hernandez, Kari
  • Sreeramagiri, Praveen
  • Li, Yi
  • El Khatib, Ibrahim
  • Bryks, Whitney
  • Mohammadighaleni, Mahdi
  • Stacey, Joshua
  • Palmer, Travis
  • Duan, Gang
  • Ecton, Jeremy
  • Nad, Suddhasattwa
  • Chen, Haobo
  • Mcree, Robin Shea
  • Rahman, Mohammad Mamunur

Abrégé

Various techniques for edge stress reduction in glass cores and related devices and methods are disclosed. In one example, a microelectronic assembly includes a glass core having a bottom surface, a top surface opposite the bottom surface, and one or more sidewalls extending between the bottom surface and the top surface, and further includes a panel of an organic material, wherein the glass core is embedded within the panel. In another example, a microelectronic assembly includes a glass core as in the first example, where an angle between a portion of an individual sidewall and one of the bottom surface or the top surface is greater than 90 degrees. In yet another example, a microelectronic assembly includes a glass core as in the first example, and further includes a pattern of a material on one of the one or more sidewalls.

Classes IPC  ?

  • H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/13 - Supports, p. ex. substrats isolants non amovibles caractérisés par leur forme
  • H01L 23/15 - Substrats en céramique ou en verre
  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe

89.

SUPPORTING 8-BIT FLOATING POINT FORMAT FOR PARALLEL COMPUTING AND STOCHASTIC ROUNDING OPERATIONS IN A GRAPHICS ARCHITECTURE

      
Numéro d'application 18477790
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Parra Osorio, Jorge Eduardo
  • Fu, Fangwen
  • Lueh, Guei-Yuan
  • Jiang, Hong
  • Chen, Jiasheng
  • Mellempudi, Naveen K.
  • Hurd, Kevin
  • Mei, Chunhui
  • Hadj-Chaib, Alexandre
  • Taylor, Elliot
  • Mu, Shuai

Abrégé

An apparatus to facilitate supporting 8-bit floating point format for parallel computing and stochastic rounding operations in a graphics architecture is disclosed. The apparatus includes a processor comprising: a decoder to decode an instruction fetched for execution into a decoded instruction, wherein the decoded instruction is a matrix instruction that is to operate on 8-bit floating point operands to perform a parallel dot product operation; a scheduler to schedule the decoded instruction and provide input data for the 8-bit floating point operands in accordance with an 8-bit floating data format indicated by the decoded instruction; and circuitry to execute the decoded instruction to perform 32-way dot-product using 8-bit wide dot-product layers, each 8-bit wide dot-product layer comprises one or more sets of interconnected multipliers, shifters, and adders, wherein each set of multipliers, shifters, and adders is to generate a dot product of the 8-bit floating point operands.

Classes IPC  ?

  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
  • G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire

90.

CONVERSION OPERATIONS AND SPECIAL VALUE USE CASES SUPPORTING 8-BIT FLOATING POINT FORMAT IN A GRAPHICS ARCHITECTURE

      
Numéro d'application 18477865
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Parra Osorio, Jorge Eduardo
  • Fu, Fangwen
  • Lueh, Guei-Yuan
  • Chen, Jiasheng
  • Mellempudi, Naveen K.
  • Hurd, Kevin
  • Hadj-Chaib, Alexandre
  • Taylor, Elliot
  • Cornea-Hasegan, Marius

Abrégé

An apparatus to facilitate conversion operations and special value use cases supporting 8-bit floating point format in a graphics architecture is disclosed. The apparatus includes a processor comprising a decoder to decode an instruction fetched for execution into a decoded instruction, wherein the decoded instruction to cause the processor to perform conversion operation corresponding to an 8-bit floating point format operand; a scheduler to schedule the decoded instruction and provide input data for an input operand of the conversion operation indicated by the decoded instruction; and conversion circuitry to execute the decoded instruction to perform the conversion operation to convert the input operand to an output operand in accordance with the 8-bit floating point format operand, the conversion circuitry comprising hardware circuitry to rescale, normalize, and convert the input operand to the output operand.

Classes IPC  ?

  • G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
  • G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
  • G06T 15/00 - Rendu d'images tridimensionnelles [3D]

91.

SELF-DIFFUSING LIQUID METAL INTERCONNECT ARCHITECTURES ENABLING SNAP-ON ROOM TEMPERATURE ASSEMBLY

      
Numéro d'application 18477966
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Lu, Xiao
  • Lee, Sangeon
  • Wu, Jiaqi
  • Gao, Tingting
  • Magnavita, Matthew T.
  • Mahajan, Ravindranath V.

Abrégé

In one embodiment, an integrated circuit device includes a substrate and a component coupled to the substrate. The substrate includes first reservoirs comprising Gallium-based liquid metal (LM), second reservoirs, first channels between the first reservoirs, and second channels between the second reservoirs and respective first reservoirs. The component includes circuitry and conductive contacts connected to the circuitry. Each contact defines a cavity and a portion of each conductive contact is within a respective first reservoir of the substrate such that it is in contact with the LM in the first reservoir. The component further includes dielectric lines between the conductive contacts, and each dielectric line is at least partially within a respective first channel of the substrate.

Classes IPC  ?

  • H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

92.

CIRCUITRY AND METHODS FOR MATCHING PAIR ASYMMETRICAL ENCRYPTION PROVIDING A BIRTHDAY MODE OF OPERATION

      
Numéro d'application 18478068
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2025-04-03
Propriétaire Inte Corporation (USA)
Inventeur(s)
  • Durham, David M.
  • Dobraunig, Christoph

Abrégé

Techniques for preventing replay for matching pair asymmetrical encryption in a computing system are described. In certain examples, a computing system includes a memory; an execution circuitry to execute an instruction to generate a memory request to read a data line from the memory; and a memory controller circuit to: decrypt the data line into a decrypted data line, determine that a field of the decrypted data line is set to a locator value for a repeated value, identify a first location of a first instance of the repeated value in the decrypted data line based on the locator value, read the repeated value from the first location in the decrypted data line, identify a second location in the decrypted data line for a second instance of the repeated value based on the locator value, shift the decrypted data line to remove the locator value from the decrypted data line and to generate space for the repeated value to be inserted into the second location, and insert the repeated value into the space within the decrypted data line to generate a resultant data line.

Classes IPC  ?

  • G06F 21/60 - Protection de données
  • G06F 12/14 - Protection contre l'utilisation non autorisée de mémoire

93.

POLYETHYLENE OXIDE-BASED OPTICAL ADHESIVE

      
Numéro d'application 18478077
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Lin, Ziyin
  • Jayaraman, Saikumar
  • Bai, Yiqun
  • Fan, Fan
  • Xu, Dingying

Abrégé

A set of optical fibers are set within grooves a substrate to align the optical fibers with a waveguide associated with photonic processing circuitry. The set of optical fibers are adhered within the grooves using a polyethylene oxide (PEO)-based adhesive. The PEO-based adhesive may have a refractive index matched to the refractive index of one or both of the optical fibers or the waveguide.

Classes IPC  ?

  • G02B 6/42 - Couplage de guides de lumière avec des éléments opto-électroniques
  • C09J 171/02 - Oxydes de polyalkylène

94.

NEURAL INDIRECT ILLUMINATION WITH LIGHT METADATA ENCODING FOR DYNAMIC LIGHTING ENVIRONMENTS

      
Numéro d'application 18478165
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Kim, Sungye
  • Allen, Collin
  • Mrutunjayya, Mrutunjayya
  • Panneer, Selvakumar
  • Harihara, Rama
  • Kaplanyan, Anton

Abrégé

Described herein is a technique to approximate photorealistic indirect illumination shown in path traced images for dynamic lighting environments using a neural network. Given a lightly ray traced image, intermediate buffers from rendering pipeline, and light and camera information, the photorealism of rendered images can be enhanced via the neural network to approximate path traced indirect illumination.

Classes IPC  ?

  • G06T 15/50 - Effets de lumière
  • G06T 1/20 - Architectures de processeursConfiguration de processeurs p. ex. configuration en pipeline
  • G06T 1/60 - Gestion de mémoire
  • G06T 3/40 - Changement d'échelle d’images complètes ou de parties d’image, p. ex. agrandissement ou rétrécissement
  • G06T 15/06 - Lancer de rayon

95.

ARCHITECTURES FOR FACILITATING BONDING IN WAFER-LEVEL SELECTIVE TRANSFERS

      
Numéro d'application 18478391
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Eid, Feras
  • Vyatskikh, Andrey
  • Elsherbini, Adel
  • Rawlings, Brandon M.
  • Talukdar, Tushar Kanti
  • Sounart, Thomas L.
  • Jun, Kimin
  • Swan, Johanna
  • Kloster, Grant M.
  • Arroyave, Carlos Bedoya

Abrégé

An embodiment discloses an electronic device comprising an integrated circuit (IC) die, a stub extending from the IC die; and a mesa structure under the IC die, wherein the IC die and the stub are bonded to the mesa structure.

Classes IPC  ?

  • H01L 21/683 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants pour le maintien ou la préhension
  • H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants

96.

METHODS AND APPARATUS TO IMPROVE INTERCONNECT STRUCTURES IN INTEGRATED CIRCUIT PACKAGES

      
Numéro d'application 18478529
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Aleksov, Aleksandar
  • Talukdar, Tushar Kanti

Abrégé

Methods and apparatus are disclosed to improve interconnect structures in integrated circuit packages. An example integrated circuit (IC) package includes a first interconnect structure positioned on a first surface of an underlying substrate; a second interconnect structure positioned on the first surface of the underlying substrate, the second interconnect structure adjacent to the first interconnect structure; and a first dielectric material between the first and second interconnect structures, the first dielectric material including an enclosed trench within a space between the first and second interconnect structures.

Classes IPC  ?

  • H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
  • H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
  • H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux

97.

METHODS AND APPARATUS TO CONNECT INTERCONNECT BRIDGES TO PACKAGE SUBSTRATES

      
Numéro d'application 18478538
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Liu, Minglu
  • Mousavi, Seyyed Yahya
  • Zhang, Yingying
  • Duan, Gang
  • Gunawan, Andrey
  • Kanaoka, Yosuke
  • Bai, Yiqun
  • Lin, Ziyin
  • Shan, Bohan
  • Xu, Dingying
  • Pietambaram, Srinivas
  • Yeon, Hong Seung

Abrégé

Methods and apparatus to connect interconnect bridges to package substrates are disclosed. An example package substrate includes a dielectric layer including a cavity, a first contact pad positioned in the cavity, a first semiconductor die including a second contact pad and a third contact pad, the second contact pad positioned on a first surface of the first semiconductor die, the third contact pad positioned on a second surface of the first semiconductor die, the second surface opposite the first surface, the second contact pad coupled to the first contact pad, the third contact pad to be coupled to a second semiconductor die, and a non-conductive material surrounding the first contact pad and the second contact pad.

Classes IPC  ?

  • H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
  • H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition

98.

STACKED NANOWIRE TRANSISTOR STRUCTURES WITH ISOLATION REGIONS BOUND BY GATE CUTS

      
Numéro d'application 18478545
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Guler, Leonard
  • Acharya, Saurabh
  • Khandelwal, Nidhi
  • Luthra, Prabhjot Kaur
  • Pursel, Sean
  • Samek, Izabela Anna

Abrégé

In one embodiment, an integrated circuit structure includes a first transistor device comprising a first gate stack and a second transistor device comprising a second gate stack. The second transistor device is spaced a first distance laterally from the first transistor device. The structure further includes a dielectric region between the first gate stack and the second gate stack. The dielectric region is spaced a second distance laterally from the first transistor device, where the first distance is substantially twice the second distance.

Classes IPC  ?

  • H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
  • H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
  • H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
  • H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
  • H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

99.

DIRECT TRANSFER OF TRANSITION METAL DICHALCOGENIDE MONOLAYERS USING DIFFUSION BONDING LAYERS

      
Numéro d'application 18478626
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Vyatskikh, Andrey
  • Fischer, Paul B.
  • Nordeen, Paul Killian
  • Avci, Uygar E.
  • Kavrik, Mahmut Sami
  • Kitamura, Ande
  • Maxey, Kirby
  • Naylor, Carl Hugo
  • O'Brien, Kevin P.

Abrégé

A transition metal dichalcogenide (TMD) monolayer grown on a growth substrate is directly transferred to a target substrate. Eliminating the use of a carrier wafer in the TMD monolayer transfer process reduces the number of transfers endured by the TMD monolayer from two to one, which can result in less damage to the TMD monolayer. After a TMD monolayer is grown on a growth layer, a protective layer is formed on the TMD monolayer. The protective layer is bonded to the target substrate by a diffusion bonding layer. The direct transfer of TMD monolayers can be repeated to create a stack of TMD monolayers. A stack of TMD monolayers can be used in a field effect transistor, such as a nanoribbon field effect transistor.

Classes IPC  ?

  • H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
  • H01L 21/762 - Régions diélectriques

100.

SELECTIVE LAYER TRANSFER WITH GLASS PANELS

      
Numéro d'application 18478686
Statut En instance
Date de dépôt 2023-09-29
Date de la première publication 2025-04-03
Propriétaire Intel Corporation (USA)
Inventeur(s)
  • Elsherbini, Adel
  • Sounart, Thomas L.
  • Eid, Feras
  • Jun, Kimin
  • Talukdar, Tushar Kanti
  • Vyatskikh, Andrey
  • Swan, Johanna
  • Liff, Shawna M.

Abrégé

Methods of selectively transferring portions of layers between substrates, and devices and systems formed using the same, are disclosed herein. In one embodiment, a microelectronic assembly includes a solid glass layer, a plurality of mesa structures on a surface of the glass layer, and an integrated circuit (IC) component on each respective mesa structure. The mesa structures have similar footprints as the IC components, and may be formed on or integrated with the glass layer.

Classes IPC  ?

  • H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
  • H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
  • H01L 23/15 - Substrats en céramique ou en verre
  1     2     3     ...     100        Prochaine page