An Ambient Internet-of-Things (A-IoT) device is configured for operation as in an NR network. The processing circuitry of the device is to decode configuration signaling received from a reader. The configuration signaling indicates a set of message 1 (Msgl) transmission occasions for a contentionbased random access procedure within a slot. The processing circuitry of the device is to randomly select a Msgl transmission occasion from the set of Msgl transmission occasions. The processing circuitry of the device encodes data for a Msgl transmission to the reader to initiate the contention-based random access procedure. The Msgl transmission is performed during the Msgl transmission occasion.
Systems, apparatuses and methods may provide for technology that converts a first plurality of source weights from a weight matrix into a first plurality of quantized weights based on a first weight scale factor and a first lookup table, converts a second plurality of source weights from the weight matrix into a second plurality of quantized weights based on a second weight scale factor and a second lookup table, wherein the first plurality of quantized weights and the second plurality of quantized weights are clustered within a quantization range, and generates an output artificial intelligence (AI) model based on the first plurality of quantized weights and the second plurality of quantized weights. A data type format corresponding to the first plurality of quantized weights and the second plurality of quantized weights is interpretable as a floating point data type format and an integer data type format.
G06F 7/483 - Calculs avec des nombres représentés par une combinaison non linéaire de nombres codés, p. ex. nombres rationnels, système de numération logarithmique ou nombres à virgule flottante
Operations of a digital signal processor (DSP) may be synchronized with a clock signal provided by a DSP clock coupled with a self-clock gate that can gate the DSP clock from providing the clock signal to deactivate the DSP. The self-clock gate may be controlled by a gate controller, which is communicatively coupled with the DSP as well as one or more event detectors. Each event detector may send a signal to the gate controller after it detects a trigger event. The trigger event may be an event associated with a hardware barrier blocking the task from being performed, a first-in-first-out (FIFO) unit dispatching the task, memory, configuration register, etc. The gate controller may use the signals from the event detectors to determine whether to enable or disable the self-clock gate. When the self-clock gate is enabled, execution of instructions by the DSP is prevented to save power.
G06N 3/063 - Réalisation physique, c.-à-d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
G06F 1/04 - Génération ou distribution de signaux d'horloge ou de signaux dérivés directement de ceux-ci
4.
DYNAMIC ALLOCATION OF ARTIFICIAL INTELLIGENCE WORKLOADS AMONG HETEROGENEOUS PROCESSING UNITS
Components of an artificial intelligence (AI) task may be dynamically allocated among heterogenous processing units. Computational tasks within the AI task may be identified and classified as either a task in neural network interface or a task outside neural network inference. When a task is classified as a task outside neural network interface, the task may be allocated to a CPU. Data for performing the task may be transferred to the CPU. When a task is classified as a task in neural network interface (e.g., a task of executing a neural network layer), a processing unit may be selected from eligible processing units based on estimated costs of performing the task by the eligible processing units. The cost of switching from another processing unit performing a precedent computation task to the processing unit may also be estimated. The task may be allocated to the processing unit based on these costs.
G06N 3/063 - Réalisation physique, c.-à-d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
Various embodiments herein relate to identification of a transmit carrier for a new radio (NR) sidelink (SL) transmission. Specifically, embodiments may relate to identification of a plurality of potential transmit carriers, and then ranking of those carriers. The ranking may be performed based at least in part on channel busy ratio (CBR) values associated with respective ones of the plurality of potential transmit carriers. Other embodiments may be described and/or claimed.
A processing apparatus includes a general-purpose parallel processing engine including a set of multiple processing elements including a single precision floating-point unit, a double precision floating point unit, and an integer unit; a matrix accelerator including one or more systolic arrays; a first register file coupled with a first read control circuit, wherein the first read control circuit couples with the set of multiple processing elements and the matrix accelerator to arbitrate read requests to the first register file from the set of multiple processing elements and the matrix accelerator; and a second register file coupled with a second read control circuit, wherein the second read control circuit couples with the matrix accelerator to arbitrate read requests to the second register file from the matrix accelerator and limit access to the second register file by the set of multiple processing elements.
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 7/483 - Calculs avec des nombres représentés par une combinaison non linéaire de nombres codés, p. ex. nombres rationnels, système de numération logarithmique ou nombres à virgule flottante
A system for video segmentation may include a neural network and a memory including multi-range arrays. The multi-range arrays may store feature map arrays including different number of feature maps. The system may generate a feature map from a frame in a video at a time and store the feature map in the memory. The feature map may be in a feature map array that also includes one or more contextual feature maps generated from other frames in the video. The system uses the feature map array to determine whether the frame falls into a segment of the video. The system may generate a new feature map later from another frame and include the new feature map in a new feature map array that also includes the first feature map. The system uses the new feature map array to determine whether the new frame falls into a segment.
G06V 10/82 - Dispositions pour la reconnaissance ou la compréhension d’images ou de vidéos utilisant la reconnaissance de formes ou l’apprentissage automatique utilisant les réseaux neuronaux
G06V 10/26 - Segmentation de formes dans le champ d’imageDécoupage ou fusion d’éléments d’image visant à établir la région de motif, p. ex. techniques de regroupementDétection d’occlusion
G06V 10/77 - Traitement des caractéristiques d’images ou de vidéos dans les espaces de caractéristiquesDispositions pour la reconnaissance ou la compréhension d’images ou de vidéos utilisant la reconnaissance de formes ou l’apprentissage automatique utilisant l’intégration et la réduction de données, p. ex. analyse en composantes principales [PCA] ou analyse en composantes indépendantes [ ICA] ou cartes auto-organisatrices [SOM]Séparation aveugle de source
G06V 20/40 - ScènesÉléments spécifiques à la scène dans le contenu vidéo
8.
INTEGRATED CIRCUIT STRUCTURE WITH BACKSIDE CONDUCTIVE FEED-THROUGH
Integrated circuit structures having backside conductive feed-throughs are described. In an example, an integrated circuit structure includes a first plurality of horizontally stacked nanowires or fin laterally spaced apart from a second plurality of horizontally stacked nanowires or fin. A first gate stack is over the first plurality of horizontally stacked nanowires or fin, and a second gate stack is over the second plurality of horizontally stacked nanowires or fin. An epitaxial source or drain structure is on a front side conductive contact between the first plurality of horizontally stacked nanowires or fin and the second plurality of horizontally stacked nanowires or fin. A backside conductive structure extends entirely through the epitaxial source or drain structure to the front side conductive contact.
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 23/528 - Configuration de la structure d'interconnexion
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
Transistors that include a pyroelectric dielectric layer, between the channel material and the gate electrode. The pyroelectric layer may have a crystal configuration that can be changed by applying a heat pulse. Different crystal configurations have different degrees of polarization, which result in different dielectric constants. The crystal configuration may be changed during operation using a heating element, thus switching a single device between two different threshold voltages.
G01J 5/20 - Pyrométrie des radiations, p. ex. thermométrie infrarouge ou optique en utilisant des détecteurs électriques de radiations en utilisant des éléments résistants, thermorésistants ou semi-conducteurs sensibles aux radiations, p. ex. des dispositifs photoconducteurs
H10N 30/85 - Matériaux actifs piézo-électriques ou électrostrictifs
10.
VOLTAGE LEVEL GENERATION ON A SINGLE OUTPUT LINE BASED ON DETECTED FAULT CONDITION
A voltage regulator controller, including: detection circuitry configured to detect a plurality of distinct fault conditions associated with one or more power domains or system-level operating conditions, wherein the distinct fault conditions include different categories of faults or a same category of fault occurring in different power domains; and a current control circuit coupled to a single output line, the current control circuit configured to, for each detected fault condition, generate a corresponding current level that produces a corresponding voltage level on the output line, wherein each voltage level corresponds to a different fault condition.
Architectures and process flows for a riveted edge core component for semiconductor packaging. The core component includes a glass core defined by a planar area enclosed by one or more edges that are substantially orthogonal to the planar area and at least one through-glass via (TGV) in the layer of glass, substantially filled with a conductive material. The core component has a cavity extending laterally within at least one of the one or more edges. A dielectric material is in the cavity. The cavity is defined by a first sidewall extending at a first angle from an edge of the layer of glass towards a center point, and a second sidewall extending at a second angle from the edge of the layer of glass towards the center point. The first angle and the second angle are less than 45 degrees.
An integrated circuit (IC) device may implement a neural network model. The IC device may include stacked embedding dies, stacked attention dies, and a base die. The embedding dies may perform embedding computations in the model. Each embedding die may have an embedding dot unit that includes memories for storing precomputed embedding vectors, multiply units for performing multiplication operations on embeddings, add units for summing the results of the multiplication operations. The attention dies may perform attention computations in the model. Each attention die may have an attention dot unit that includes memories for storing intermediate values, multiply units for performing multiplication operations for attention mechanisms, add units for summing the results of the multiplication operations. The base die may coordinate the overall operation of the model and perform preprocessing, embedding, normalization, activation, and final output generation. Micro-bumps may provide electrical connections between the stacked dies, facilitating inter-die communication.
G06N 3/063 - Réalisation physique, c.-à-d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
13.
INTEGRATED CIRCUIT STRUCTURES HAVING UNIFORM GRID METAL GATE AND TRENCH CONTACT PLACEHOLDER CUT WITH DIRECT PATTERNED TRENCH CONTACT
Integrated circuit structures having uniform grid metal gate and trench contact placeholder cut are described. For example, an integrated circuit structure includes a gate electrode over a vertical stack of horizontal nanowires or a fin. A conductive trench contact is adjacent to the gate electrode, with a dielectric sidewall spacer there between. First and second dielectric cut plug structures extend through the gate electrode, through the dielectric sidewall spacer, and through a lower portion of the conductive trench contact. An upper dielectric plug is on the first dielectric cut plug and laterally adjacent to and in contact with an upper portion of the trench contact structure. The conductive trench contact extends vertically over the second dielectric cut plug structure.
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
RECONFIGURABLE CHANNELS FOR MULTIDROP, MULTIMODE, AND DUAL POLARIZATION COMMUNICATION BETWEEN ANY OF CHIPLETS, DIES, PACKAGES, MODULES, AND PRINTED CIRCUIT BOARDS
An integrated chiplet system includes a printed circuit board (PCB), including a first antenna; a first chiplet, electrically conductively coupled to a second antenna; a second chiplet, electrically conductively coupled to a third antenna; and a waveguide, configured to direct a signal from the first antenna to the second antenna or the third antenna.
H01Q 1/22 - SupportsMoyens de montage par association structurale avec d'autres équipements ou objets
H01P 1/383 - Circulateurs à jonction, p. ex. circulateurs en Y
H01P 5/18 - Dispositifs à accès conjugués, c.-à-d. dispositifs présentant au moins un accès découplé d'un autre accès consistant en deux guides couplés, p. ex. coupleurs directionnels
An apparatus includes a plurality of cold plate tubes spaced apart from each other, adjacent cold plate tubes defining a space for receiving a memory module, the plurality of cold plate tubes comprising thermally conductive material. A first manifold includes an inlet for a cooling fluid. A second manifold includes an outlet for the cooling fluid. The apparatus includes a first plurality of flexible hoses for fastening a first end of the plurality of cold plate tubes to the first manifold. The apparatus includes a second plurality of flexible hoses for fastening a second end of the plurality of cold plate tubes to the second manifold.
An apparatus to facilitate processing in a multi-tile device is disclosed. The apparatus comprises a plurality of processing tiles, each including a memory device and a plurality of processing resources, coupled to the device memory, and a memory management unit to manage the memory devices in each of the plurality of tiles to perform allocation of memory resources among the memory devices for execution by the plurality of processing resources.
An electronic control unit may include a carrier; a system-on-chip structure disposed over the carrier, the system-on-chip structure comprising one or more bare dies; a heat spreader thermally coupled to the one or more bare dies; a gap filler material thermally coupled to the heat spreader; and a heat sink structure thermally coupled to the gap filler material. The gap filler material is a thermal interface material. The heat spreader and the carrier are biased relative to each other in an elastic manner.
Contact over active gate (COAG) structures with gate recess for gate insulating cap layers, and methods of fabricating contact over active gate (COAG) structures using a gate recess for accommodating gate insulating cap layers, are described. In an example, an integrated circuit structure includes a vertical stack of horizontal nanowires or a fin. An epitaxial source or drain structure is coupled to the vertical stack of horizontal nanowires or the fin. A gate stack is over the vertical stack of horizontal nanowires or the fin, the gate stack including a gate dielectric and a gate electrode, the gate electrode including a gate electrode material layer, a lower fill material, and an upper fill material, the upper fill material distinct from the lower fill material. A gate insulating cap structure is on the upper fill material of the gate stack.
H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p. ex. structures d'interconnexions enterrées
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
This disclosure describes systems, methods, and devices related to enhanced fast BSS transition. A device may determine a need to transition to a target access point (AP) from a current AP. The device may send an authentication request frame to be sent to the target AP to perform a fast basic service set (BSS) transition (FT). The device may identify an authentication response frame received from the target AP comprising an add block acknowledgment (ADDBA) element. The device may establish a session and data transmission with the target AP.
An apparatus and system are described to indicate user equipment (UE) capability on UE measurements with pre-configured measurement gaps (MGs) in new radio systems. The pre-configured MGs may be one or more instances in concurrent MGs. and may be activated/deactivated using downlink control information (DCI). The activated pre-configured MGs may overlap with other MGs and may impact the maximum number of concurrent MGs that are supported by the UE. Overlapping MGs may increase pre-configured gap activation delay.
H04W 72/232 - Canaux de commande ou signalisation pour la gestion des ressources dans le sens descendant de la liaison sans fil, c.-à-d. en direction du terminal les données de commande provenant de la couche physique, p. ex. signalisation DCI
21.
MICROELECTRONIC ASSEMBLIES WITH STACKS OF GLASS LAYERS
Microelectronic assemblies with glass cores including stacks of glass layers are disclosed. In one aspect, a microelectronic assembly may include a glass core having a first layer of glass having a first CTE and a first opening extending between a top face and a bottom face of the first layer of glass, and a second layer of glass having a second CTE and a second opening extending between a top face and a bottom face of the second layer of glass, where the bottom face of the first layer of glass is stacked on the top face of the second layer of glass. The first opening may include a first conductive material, and the second opening may include a second conductive material. The microelectronic assembly may further include a frame around one or more outside edge walls of the first and second layers of glass.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p. ex. fils de connexion ou bornes
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
22.
CAPACITORS WITH AMORPHOUS OXIDE LAYER FOR HIGH CAPACITANCE AND LOW LEAKAGE
Capacitors that include an amorphous insulator layer can provide high capacitance density and low leakage. A capacitor may include two metal plates, a crystalline insulator material between the metal plates, and a thin layer of an amorphous insulator within the crystalline layer. The crystalline insulator material may be crystalline titanium dioxide, such as rutile, or a dielectric perovskite oxide, such as strontium titanium oxide or barium titanium oxide. The amorphous layer may be an amorphous oxide, such as amorphous titanium oxide, or a different oxide from the crystalline layer. The amorphous oxide layer may be sandwiched between two layers of the crystalline insulator. Alternatively, the amorphous oxide layer may be adjacent to one of the metal plates. The capacitors may be used in decoupling capacitors, memory, or for other applications.
Thin film transistors are described. An integrated circuit structure includes a gate electrode. A gate dielectric layer is on the gate electrode. A channel material layer is on the gate dielectric layer. Source or drain contacts are on the channel material layer. Each of the source or drain contacts has a conductive material structure on a semiconductor material layer. For each of the source or drain contacts, the semiconductor material layer is along a bottom and a first sidewall of the conductive material structure but is not along a second laterally opposite sidewall of the conductive material structure.
H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
A data processing system (DPS) uses platform protection technology (PPT) to protect some or all of the code and data belonging to certain software modules. The PPT may include a virtual machine monitor (VMM) to enable an untrusted application and a trusted application to run on top of a single operating system (OS), while preventing the untrusted application from accessing memory used by the trusted application. The VMM may use a first extended page table (EPT) to translate a guest physical address (GPA) into a first host physical address (HPA) for the untrusted application. The VMM may use a second EPT to translate the GPA into a second HPA for the trusted application. The first and second EPTs may map the same GPA to different HPAs. Other embodiments are described and claimed.
G06F 12/14 - Protection contre l'utilisation non autorisée de mémoire
G06F 9/455 - ÉmulationInterprétationSimulation de logiciel, p. ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
G06F 9/48 - Lancement de programmes Commutation de programmes, p. ex. par interruption
G06F 12/109 - Traduction d'adresses pour espaces adresse virtuels multiples, p. ex. segmentation
G06F 21/53 - Contrôle des utilisateurs, des programmes ou des dispositifs de préservation de l’intégrité des plates-formes, p. ex. des processeurs, des micrologiciels ou des systèmes d’exploitation au stade de l’exécution du programme, p. ex. intégrité de la pile, débordement de tampon ou prévention d'effacement involontaire de données par exécution dans un environnement restreint, p. ex. "boîte à sable" ou machine virtuelle sécurisée
G06F 21/57 - Certification ou préservation de plates-formes informatiques fiables, p. ex. démarrages ou arrêts sécurisés, suivis de version, contrôles de logiciel système, mises à jour sécurisées ou évaluation de vulnérabilité
25.
TECHNOLOGIES FOR CONTROLLING ACCESS TO ARTIFICIAL INTELLIGENCE (AI) DATA IN SHARED MEMORY
Examples include techniques to share access to artificial intelligence (AI) weight data using memory regions of a shared memory. Some examples include circuitry that is to: access a request for weight data from a processor-executed artificial intelligence (AI) model training machine; authenticate the request against permission data; based on the permission data permitting access, permit access to the weight data from a memory region of multiple memory regions reserved for access by multiple processes permitted to access the weight data; receive a second request to update the weight data; and based on the permission data permitting the update to the weight data, permit update to the weight data in the memory region.
According to the various aspects, a hybrid panel assembly includes a glass panel, a frame configured to surround the glass panel, and a layer manufactured binder disposed between and bonds the glass panel and the frame. In an aspect, the layer manufactured binder is made of a cured resin that is formed layer-by-layer and the frame is made of a copper clad laminate.
B32B 3/04 - Caractérisés par des caractéristiques de forme en des endroits déterminés, p. ex. au voisinage des bords caractérisés par une couche pliée au bord, p. ex. par-dessus une autre couche
B32B 7/12 - Liaison entre couches utilisant des adhésifs interposés ou des matériaux interposés ayant des propriétés adhésives
B32B 17/06 - Produits stratifiés composés essentiellement d'une feuille de verre ou de fibres de verre, de scorie ou d'une substance similaire comprenant du verre comme seul composant ou comme composant principal d'une couche adjacente à une autre couche d'une substance spécifique
B32B 37/12 - Procédés ou dispositifs pour la stratification, p. ex. par polymérisation ou par liaison à l'aide d'ultrasons caractérisés par l'usage d'adhésifs
B32B 38/00 - Opérations auxiliaires liées aux procédés de stratification
B32B 41/00 - Dispositions pour le contrôle ou la commande des procédés de stratificationDispositions de sécurité
27.
ADAPTIVE RESOLUTION OF POINT CLOUD AND VIEWPOINT PREDICTION FOR VIDEO STREAMING IN COMPUTING ENVIRONMENTS
A mechanism is described for facilitating adaptive resolution and viewpoint-prediction for immersive media in computing environments. An apparatus of embodiments, as described herein, includes one or more processors to receive viewing positions associated with a user with respect to a display, and analyze relevance of media contents based on the viewing positions, where the media content includes immersive videos of scenes captured by one or more cameras. The one or more processors are further to predict portions of the media contents as relevant portions based on the viewing positions and transmit the relevant portions to be rendered and displayed.
H04N 19/597 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage prédictif spécialement adapté pour l’encodage de séquences vidéo multi-vues
Memory devices that include a pyroelectric layer between two metal layers. The pyroelectric layer may have a crystal configuration that is temperature-dependent. Different crystal configurations have different degrees of polarization. A higher temperature causes a pyroelectric material to have an orthorhombic crystal structure, which has a lesser degree of polarization, leading to lower power consumption and lower leakage. A lower temperature causes the pyroelectric material to have a tetragonal crystal structure, which has a higher degree of polarization, leading to higher power consumption, along with faster switching speed and better memory retention.
G01J 5/34 - Pyrométrie des radiations, p. ex. thermométrie infrarouge ou optique en utilisant des détecteurs électriques de radiations en utilisant des condensateurs, p. ex. des condensateurs pyroélectriques
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
H10N 30/85 - Matériaux actifs piézo-électriques ou électrostrictifs
29.
INTEGRATED CIRCUIT STRUCTURE WITH SPACER-GUIDED BACKSIDE CONDUCTIVE CONTACT
Integrated circuit structures having spacer-guided backside conductive contacts are described. In an example, an integrated circuit structure includes a first plurality of horizontally stacked nanowires or fin laterally spaced apart from a second plurality of horizontally stacked nanowires or fin. A first gate stack is over the first plurality of horizontally stacked nanowires or fin, and a second gate stack over the second plurality of horizontally stacked nanowires or fin. A front side conductive contact is between the first gate stack and the second gate stack. An epitaxial source or drain structure is over the front side conductive contact, the epitaxial source or drain structure between the first plurality of horizontally stacked nanowires or fin and the second plurality of horizontally stacked nanowires or fin. A backside conductive contact is over the epitaxial source or drain structure.
H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
H01L 23/528 - Configuration de la structure d'interconnexion
H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
Integrated circuit structures having a hybrid channel layout are described. A structure includes one or more gate-all-around channel structures along a track, and one or more forksheet-based channel structures along the track.
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
In embodiments of the present disclosure, a field effect transistor includes a ferroelectric gate dielectric layer with a relaxor ferroelectric material. The relaxor ferroelectric may include, for example, (BaxCa(1-x))(TiyZr(1-y))O3, a solid solution of BiFeO3 and BTO, BaZrxTi(1-x)O3, or BaNbxTi(1-5x/4)O3.
Microelectronic assemblies with glass cores with outer frames and metal pillars are disclosed. In one aspect, a microelectronic assembly may include a glass core (e.g., a layer of glass or a glass structure) having a first face, a second face opposite the first face, one or more outside edge walls extending between the first face and the second face, and an opening extending between the first face and the second face. The microelectronic assembly may further include a conductive structure (e.g., a metal pillar) extending through the opening, and an outer frame around the one or more outside edge walls of the glass core, where a first gap may be present between the conductive structure and a sidewall of the opening, and a second gap may be present between the outer frame and at least one of the one or more outside edge walls.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/373 - Refroidissement facilité par l'emploi de matériaux particuliers pour le dispositif
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
33.
HIGH ELECTRON MOBILITY TRANSISTORS WITH HYSTERETIC GATES
Disclosed herein are high electron mobility transistors (HEMTs) with hysteretic gates, and related IC structures, devices, and techniques. In one aspect, a HEMT may include a channel structure comprising a heterojunction of a first semiconductor material and a second semiconductor material, a gate electrode material, and a gate insulator material, wherein the gate insulator material is between the channel structure and the gate electrode material and includes a hysteretic element.
H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT
H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
34.
GRANULAR GPU DVFS WITH EXECUTION UNIT PARTIAL POWERDOWN
Described herein, in one embodiment, is a graphics processor comprising a plurality of dies integrated in a package, at least one die of the plurality of dies functionally heterogeneous relative to at least one other die of the plurality of dies and manufactured with a different process technology than the at least one other die.
Disclosed herein are microelectronic assemblies including reinforced glass layers, as well as related devices and methods. In some embodiments, a microelectronic assembly may include a glass layer, having a first surface and an opposing second surface, and a through-glass via; a first material including a dielectric, a mold, or an epoxy on the first surface; a first conductive via, through the first material, having tapered sides and a smaller cross-section towards the first surface; a first dielectric layer, on the first material, including a first conductive pathway electrically coupled to the first conductive via; a second material including a dielectric, a mold, or an epoxy on the second surface; a second conductive via, through the second material, having tapered sides and a larger cross-section towards the second surface; and a second dielectric layer, on the second material, including a second conductive pathway electrically coupled to the second conductive via.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
36.
TECHNOLOGIES FOR UTILIZING ISOLATED NETWORK FUNCTIONS
Examples described herein include shared reserved memory regions providing communications among network functions for isolation among network slices. In some examples, a previously deployed network function can be utilized based on a level of memory region isolation of the previously deployed network function. However, if a previously deployed network function does not have a specified level of memory region isolation, another network function can be deployed with sufficient level of memory isolation can be deployed.
Disclosed herein are microelectronic assemblies including strengthened glass layers, as well as related devices and methods. In some embodiments, a microelectronic assembly may include a glass layer including a cavity and having a first surface, an opposing second surface, and side surfaces extending between the first and second surfaces; a material in the cavity and on the first, second, and side surfaces of the glass layer; a first conductive via extending through the glass layer and through the material on the first and second surfaces of the glass layer; a second via extending through the material in the cavity, the second via including a conductive material surrounded by a magnetic material; and a dielectric layer on the material at the first surface of the glass layer, the dielectric layer including conductive pathways electrically coupled to the first conductive via and the second via.
H01L 23/29 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par le matériau
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 23/528 - Configuration de la structure d'interconnexion
38.
GATE-ALL-AROUND INTEGRATED CIRCUIT STRUCTURES HAVING INTERNAL SPACERS AND VERTICAL ISOLATION BARRIERS
Gate-all-around integrated circuit structures having internal spacers and vertical isolation barriers are described. For example, a structure includes a first set of horizontal nanowires above a sub-fin structure. A first gate structure is over the first set of horizontal nanowires. First dielectric spacers are adjacent to the first gate structure and vertically between adjacent ones of the first set of horizontal nanowires. A vertical isolation barrier over the first set of horizontal nanowires. A second set of horizontal nanowires is over the vertical isolation barrier. A second gate structure is over the second set of horizontal nanowires. Second dielectric spacers are adjacent to the second gate structure and vertically between adjacent ones of the second set of horizontal nanowires. The second dielectric spacers, the first dielectric spacers, and the one or more isolation layers have a same dielectric material composition.
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 21/822 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant un semi-conducteur, en utilisant une technologie au silicium
H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
Techniques relating to prioritization of sidelink positioning reference signals (SL PRS) for sidelink positioning in a new radio (NR) system are described. In one embodiment. a method to manage communications for a user equipment (UE) includes detecting a set of overlapping symbols between a SL PRS and a message in a slot for a frame in a time domain of a NR system, retrieving priority information for the SL PRS from a data storage device, and determining a schedule for transmission or reception of the SL PRS and the message based on the priority information. Other embodiments are described and claimed.
H04W 64/00 - Localisation d'utilisateurs ou de terminaux pour la gestion du réseau, p. ex. gestion de la mobilité
H04W 72/25 - Canaux de commande ou signalisation pour la gestion des ressources entre terminaux au moyen d’une liaison sans fil, p. ex. liaison secondaire
Ultra-thin, hyper-density semiconductor packages and techniques of forming such packages are described. An exemplary semiconductor package is formed with one or more of: (i) metal pillars having an ultra-fine pitch (e.g., a pitch that is greater than or equal to 150 μm, etc.); (ii) a large die-to-package ratio (e.g., a ratio that is equal to or greater than 0.85, etc.); and (iii) a thin pitch translation interposer. Another exemplary semiconductor package is formed using coreless substrate technology, die back metallization, and low temperature solder technology for ball grid array (BGA) metallurgy. Other embodiments are described.
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
42.
DATA BUS INVERSION WITH SHARED CRC AND DATA TRANSFER TECHNIQUES BY DETERMINISTIC CRC ERROR INJECTION
Disclosed herein is transmission and reception scheme for communicating data over a data bus and determining errors in the communicated data. The system includes a transmitter circuitry and a receiver circuitry. The transmitter circuitry generates a CRC code based on an input data word, encodes the input data word with a data-bus inversion (DBI) vector, and transmits the DBI-encoded data word along with the CRC code to the receiver circuitry. The receiver circuitry decodes, over a plurality of candidate DBI vectors, the DBI-encoded data word based on each candidate DBI vector, computes an associated CRC value for each candidate data word, and determines a reconstructed input data word based on which associated CRC value of the plurality of candidate data words matches the CRC code.
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
Systems, apparatus, articles of manufacture, and methods to implement adaptive image sharpening are disclosed. An example apparatus disclosed herein computes respective brightness parameters and respective contrast parameters for corresponding pixels of a first image. The disclosed example apparatus also determines respective sharpening strength parameters for the corresponding pixels based on the respective brightness parameters and the respective contrast parameters. The disclosed example apparatus further generate a second image based on the first image and the sharpening strength parameters.
The application relates to ESS privacy discovery and epoch alignment for MLD. An apparatus used in a MLD is disclosed, wherein the apparatus includes processor circuitry configured to cause the MLD to generate and transmit a frame carrying an element containing epoch setting, which includes a field with a Time Synchronization Function (TSF) value to determine next epoch start time, wherein: a MLO Link Information element is not included in the frame, the field with the TSF value is determined based on the TSF value of an AP corresponding to a link that is used to transmit the frame; or the MLO link information element is included in the frame, the field with the TSF value is determined based on the TSF value of the AP corresponding to the link indicated in the MLO Link Information element.
The present disclosure specifies requirements to support multi-radio (MR)-dual connectivity (DC) radio resource management (RRM) requirements, including RRM requirements for frequency range 1 (FR1)+FR1 new radio (NR)-NR Dual Connectivity (NR-DC) scenarios.
H04W 76/15 - Établissement de connexions à liens multiples sans fil
H04B 7/06 - Systèmes de diversitéSystèmes à plusieurs antennes, c.-à-d. émission ou réception utilisant plusieurs antennes utilisant plusieurs antennes indépendantes espacées à la station d'émission
H04W 24/10 - Planification des comptes-rendus de mesures
Embodiments of a microelectronic assembly may include a first integrated circuit (IC) die having a first surface, an opposing second surface, and a third surface orthogonal to the first and second surfaces, the first IC die including conductive traces parallel to the first and second surfaces and exposed at the third surface; and a second IC die having a fourth surface with conductive contacts, wherein the conductive traces exposed at the third surface of the first IC die are electrically coupled to the conductive contacts at the fourth surface of the second IC die by metal-metal bonds including nanotwinned copper and dielectric-dielectric bonds. In some embodiments, the first IC die may be one of a plurality of first IC dies. In such embodiments, some of the plurality of first IC dies may include memory circuitry and some of the plurality of first IC dies may include compute circuitry.
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
47.
PATTERNED TRENCHES FOR NANORIBBON-BASED TRANSISTOR REGISTRATION AND ALIGNMENT
A method of fabricating an integrated circuit (IC) structure including patterned trenches for nanoribbon-based transistors for registration and alignment may involve etching an opening in a substrate, where the opening may be used for alignment of an implant process. Instead of filling the opening (e.g., with polysilicon), after implant, a stack of alternate layers of semiconductor materials may be provided both over the substrate and in the opening. The method may then involve patterning the stack into fins, where patterning the stack involves removing the semiconductor material from the opening. The opening may then be filled with an insulator material, and nanoribbon-based transistors may be formed from the fins. In one example, the resulting IC structure includes an insulator-filled trench in the substrate in a plane below the nanoribbon stacks.
Semiconductor devices and systems with conductive feedthroughs, and methods of forming the same, are disclosed herein. In one example, a semiconductor device includes a first interconnect, a second interconnect, and a layer between the first and second interconnects. The layer between the interconnects includes epitaxial structures and a conductive feedthrough. The conductive feedthrough extends through the layer and electrically couples the first and second interconnects, and one or more of the epitaxial structures are truncated by the conductive feedthrough.
A multi-band resonance antenna. A multi-band resonance slot antenna includes a slot formed in a conductive plate, an exciting trace configured to excite the slot, and a tuning stub within an area of the slot. The length of the slot is less than a half wavelength of a desired resonance frequency. The tuning stub is an electric trace in an elongated shape along the slot and connected to a ground plane of the slot antenna. Another multi-band resonance antenna includes an electric trace on a printed circuit board, a control line configured to transfer a control signal, and a tuner circuit configured to tap at one or more points of the electric trace to ground based on the control signal. The antenna may be included in a device having a continual metal rim.
H01Q 5/328 - Éléments rayonnants individuels ou couplés, chaque élément étant alimenté d’une façon non précisée utilisant des circuits ou des composants dont la réponse dépend de la fréquence, p. ex. des circuits bouchon ou des condensateurs situés entre un élément rayonnant et la mise à la terre
An integrated circuit (IC) device includes a first metallization layer, a second metallization layer, and a transistor layer between the first and second metallization layers. The transistor layer includes a first gate structure and a second gate structure. A conductive via between the first gate structure and the second gate structure extends through the first metallization layer and extends at least partially into the second metallization layer.
Thin film transistors are described. An integrated circuit structure includes a gate electrode. A gate dielectric layer is on the gate electrode. A planar or non-planar channel material layer is on the gate dielectric layer. Source or drain contacts on the planar or non-planar channel material layer. One or more of the gate electrode, the gate dielectric layer, or the planar or non-planar channel material layer has a concentration of an atomic species in lateral outer regions thereof different than a concentration of the atomic species in a central portion thereof.
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
52.
INTEGRATED CIRCUIT STRUCTURES HAVING THINNED METAL GATE AND TRENCH CONTACT CUT PLUG FOR TUB GATES
Integrated circuit structures having uniform grid metal gate and trench contact cut are described. For example, an integrated circuit structure includes a vertical stack of horizontal nanowires or a fin. A gate electrode is over the vertical stack of horizontal nanowires or the fin. A conductive trench contact is adjacent to the gate electrode. A dielectric sidewall spacer is between the gate electrode and the conductive trench contact. A dielectric cut plug structure extends through the gate electrode, through the dielectric sidewall spacer, and through the conductive trench contact. The dielectric cut plug structure includes a dielectric fill, and a dielectric liner along a lower portion but not an upper portion of a side of the dielectric fill adjacent to the gate electrode. A gate dielectric layer is along the upper portion of the side of the dielectric fill adjacent to the gate electrode.
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
Integrated circuit structures having uniform grid metal gate and trench contact cut in select regions are described. A structure includes a dielectric sidewall spacer between a first gate electrode and a conductive trench contact. First and second parallel dielectric cut plug structures extend through the first gate electrode, through the dielectric sidewall spacer, and through the conductive trench contact. A second gate electrode is laterally spaced apart from the conductive trench contact at a side of the conductive trench contact opposite the first gate electrode. The first and second dielectric cut plug structures do not extend through the second gate electrode.
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
Embodiments herein relate to an alternating-current (AC)-coupled buffer in the path of a clock signal which can accommodate a wide range of clock frequencies while reducing duty cycle settling time and without increasing power consumption or area. The AC-coupled buffer includes a variable-impedance feedback element coupled between the input and output nodes of a complementary metal-oxide semiconductor (CMOS) inverter. The variable-impedance feedback element can include first and second diode-connected transistors.
A three-dimensional (3D) memory array may include one-transistor memory cells with a channel around source and drain regions. In one example, a memory cell includes a transistor with a source region, a drain region, an insulator material between the source region and the drain region in a plane substantially parallel to a substrate, a semiconductor material (e.g., a channel region) surrounding the source region and the drain region in the plane, and a hysteretic material surrounding the semiconductor material in the plane. A first conductive line may be coupled with the source region, a second conductive line may be coupled with the drain region, and a third conductive line including a portion of conductive material may surround the hysteretic material in the plane.
H10B 51/30 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par la région noyau de mémoire
H10B 51/20 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
In one embodiment, a substrate includes a glass core layer with a plurality of coaxial through glass vias (TGVs). The coaxial TGVs include a first conductive portion and a second conductive portion with a dielectric therebetween. An outer conductive portion of the coaxial TGV may be formed using electroplated metal while an inner conductive portion of the TGV may be formed using metal sintering paste.
An apparatus comprising a bus to communicate a plurality of signal sets in a plurality of transactions; first circuitry to generate a first signature based on the plurality of signal sets communicated by the bus, wherein the first circuitry is to update a signature based on a current value of the signature and a valid incoming signal set; and second circuitry to provide the first signature for comparison with a second signature.
Embodiments disclosed herein include an apparatus with a substrate with a first surface and a second surface. In an embodiment, the substrate comprises a dielectric material. A first region of the substrate has a first metal density, and a second region of the substrate has a second metal density, where the second metal density is lower than the first metal density. In an embodiment, a depression is formed into the first surface of the substrate, where the depression is located at least partially over the second region of the substrate.
Integrated circuit structures having backside isolation structures are described. An integrated circuit structure includes a first stack of nanowires or fin above a backside surface. A second stack of nanowires or fin is above the backside surface and is laterally spaced apart from the first stack of nanowires or fin. A gate electrode is around the first and second stacks of nanowires or fins. A first epitaxial source or drain structure is at an end of the first stack of nanowires or fin and at a side of the gate electrode. A second epitaxial source or drain structure is at an end of the second stack of nanowires or fin and at the side of the gate electrode. A dielectric structure extends from the backside surface into the gate electrode and laterally between the first epitaxial source or drain structure and the second epitaxial source or drain structure.
H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
Capacitor structures with a composite insulator comprising a first insulator and a second insulator. At least the first insulator is a compound of one or more metals and oxygen that may be deposited with an atomic layer deposition process upon topography having a high aspect ratio. Following a thermal anneal of the first insulator, the first insulator may be highly crystalline, but comprise a plurality of cracks where the first insulator is some lesser thickness. The second insulator may be deposited with an atomic layer deposition process to fill-in the cracks. Overburden associated with deposition of the second insulator may be removed and an electrode may then be formed over the resulting composite insulator.
H01G 4/33 - Condensateurs à film mince ou à film épais
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
61.
DIRECT MEMORY ACCESS (DMA) ENGINE WITH NETWORK INTERFACE CAPABILITIES
Examples described herein include one or more processors; a network interface; and a direct memory access (DMA) engine communicatively coupled to the one or more processors. In some examples, the DMA engine is to receive a DMA data access request and based on an address in the DMA data access request corresponding to a remote memory device, the DMA engine is to cause the network interface to generate at least one packet for transmission to the remote memory device. In some examples, the DMA data access request includes a source address, a destination address, and a length. In some examples, if the source address corresponds to a local memory device and the destination address corresponds to a remote memory device, the DMA engine is to cause the network interface to generate at least one packet for transmission to the remote memory device, wherein the at least one packet includes data stored at the source address.
G06F 12/0813 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement avec configuration en réseau ou matrice
G06F 12/0837 - Protocoles de cohérence de mémoire cache avec commande par logiciel, p. ex. données ne pouvant pas être mises en mémoire cache
G06F 12/0862 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec pré-lecture
G06F 12/0891 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant des moyens d’effacement, d’invalidation ou de réinitialisation
G06F 12/1081 - Traduction d'adresses pour accès périphérique à la mémoire principale, p. ex. accès direct en mémoire [DMA]
G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p. ex. acces direct à la mémoire, vol de cycle
H04L 49/201 - Opération de multidiffusionOpération de diffusion
H04L 67/1095 - Réplication ou mise en miroir des données, p. ex. l’ordonnancement ou le transport pour la synchronisation des données entre les nœuds du réseau
62.
MICRO THROUGH-SILICON VIA FOR TRANSISTOR DENSITY SCALING
An electronic device comprises an integrated circuit (IC) die. The IC die includes a first bonding pad surface and a first backside surface opposite the first bonding pad surface; a first active device layer arranged between the first bonding pad surface and the first backside surface; and at least one stacked through silicon via (TSV) disposed between the first backside surface and the first bonding pad surface, wherein the at least one stacked TSV includes a first buried silicon via (BSV) portion having a first width and a second BSV portion having a second width smaller than the first width, and wherein the first BSV portion extends to the first backside surface and the second BSV portion extends to the first active device layer.
H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p. ex. fils de connexion ou bornes
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des sous-classes , , , , ou , p. ex. circuit hybrides
H10D 1/68 - Condensateurs n’ayant pas de barrières de potentiel
H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]
H04R 29/00 - Dispositifs de contrôleDispositifs de tests
G10L 25/60 - Techniques d'analyse de la parole ou de la voix qui ne se limitent pas à un seul des groupes spécialement adaptées pour un usage particulier pour comparaison ou différentiation pour mesurer la qualité des signaux de voix
Examples described herein relate to an accelerator configured to: based on receipt of a request from a requester to offload performance of data compression to an accelerator, compress data and generate a compressed data frame consistent with a data compression format comprising a header and footer.
Disclosed herein are transistor channel structures combining GaN and SiC, and related IC structures, devices, and techniques. For example, in some embodiments, a transistor may include a gate electrode material; a gate insulator material; and a channel structure, wherein the gate insulator material is between the channel structure and the gate electrode material, the channel structure includes a first portion, a second portion, and a third portion, and the second portion is between the first portion and the third portion, and wherein either (1) the first portion and the third portion include gallium and nitrogen, and the second portion includes silicon and carbon, or (2) the first portion and the third portion include silicon and carbon, and the second portion includes gallium and nitrogen.
H01L 29/267 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, des éléments couverts par plusieurs des groupes , , , , dans différentes régions semi-conductrices
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/16 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, mis à part les matériaux de dopage ou autres impuretés, seulement des éléments du groupe IV de la classification périodique, sous forme non combinée
H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
Disclosed herein are devices, systems, and methods for applying a post-distortion scheme to recover a desired signal from a received signal. The device includes processing circuitry connected to storage, where the processing circuitry causes one or more antennas to simultaneously transmit a transmitted signal and receive a received signal, wherein the received signal comprises a desired signal to be recovered from the received signal. The processing circuitry also causes a gain block to amplify the received signal and a leaked portion of the transmitted signal into an amplified composite signal. The processing circuitry also determines a distortion of the gain block on the received signal based on the transmitted signal. The processing circuitry also applies to the amplified composite signal an inversion of the distortion to recover the desired signal from the received signal.
A specific absorption rate (SAR) manager, includes a transmitter and a processor, which is configured to determine an average duty cycle of the transmitter during a predefined duration; control the transmitter to transmit at a high duty cycle setting if the average duty cycle is less than or equal to a predefined low SAR/PD duty cycle threshold; and control the transmitter to transmit at a low duty cycle setting if the average duty cycle is greater than or equal to a predefined high SAR/PD duty cycle threshold.
H04W 52/22 - Commande de puissance d'émission [TPC Transmission power control] le TPC étant effectué selon des paramètres spécifiques tenant compte des informations ou des instructions antérieures
H04W 52/36 - Commande de puissance d'émission [TPC Transmission power control] utilisant les limitations de la quantité totale de puissance d'émission disponible avec une plage ou un ensemble discrets de valeurs, p. ex. incrément, variation graduelle ou décalages
In some embodiments, circuitry for implementing programmable die-to-die path test patterns is provided. A D2D link may include latches for transmitting data through a path between first and second dies and also may include transmit and receive test control circuits for programming desired patterns to be driven through the path in order to test it.
Contact over active gate (COAG) structures with widened and lower capacitance gate insulating cap layers, and methods of fabricating contact over active gate (COAG) structures using widened and lower capacitance gate insulating cap layers, are described. In an example, an integrated circuit structure includes a vertical stack of horizontal nanowires or a fin. An epitaxial source or drain structure is coupled to the vertical stack of horizontal nanowires or the fin. A gate stack is over the vertical stack of horizontal nanowires or the fin, the gate stack including a gate dielectric and a gate electrode. A gate dielectric spacer is along sides of the gate stack. A gate insulating cap structure is on the gate stack and extending laterally beyond the gate stack, the gate insulating cap structure vertically over the gate dielectric spacer, and the gate insulating cap structure including a dielectric liner and a dielectric fill.
H01L 29/41 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
H01L 29/66 - Types de dispositifs semi-conducteurs
Embodiments herein relate to a phase interpolator which includes a mixer having multiple legs or branches. Each leg includes a current path with p-type and n-type transistors in series. A bias generator provides a bias voltage for first p-type and n-type transistors in each leg. The bias voltage is also a function of an AC-coupled version of an input clock signal. Control voltage generators provide control voltages for second p-type and n-type transistors in each leg. The current in each leg is a function of the degree to which the transistors are conductive. Currents which are output from the different legs are combined at an input to a feedback circuit which may use a shunt resistor feedback path. Transistors in the bias generator and the control voltage generators may be replicas of the transistors in the legs.
H03K 5/135 - Dispositions ayant une sortie unique et transformant les signaux d'entrée en impulsions délivrées à des intervalles de temps désirés par l'utilisation de signaux de référence de temps, p. ex. des signaux d'horloge
In some embodiments, an advanced packaging design and cost estimation system is provided. It may include a user interface incorporating a 3D canvas area where users can drag and drop packaging objects to model real world chiplets and packaging architecture scenarios and receive feedback on the predicted costs.
Disclosed herein are transistor arrangements with programmable gates for threshold voltage tuning, and related IC structures, devices, and techniques. As an example, a transistor includes a channel material; a first gate electrode material; a first gate insulator, wherein the first gate insulator is between the channel material and the first gate electrode material; a second gate insulator, wherein the first gate electrode material is between the first gate insulator and the second gate insulator; and a second gate electrode material, wherein the second gate insulator is between the first gate electrode material and the second gate electrode material. Together, the first gate insulator and the first gate electrode material may form the main gate for turning the transistor on and off, while the second gate insulator and the second gate electrode material may form a programmable gate for threshold voltage tuning of the transistor.
H01L 29/51 - Matériaux isolants associés à ces électrodes
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
73.
INTEGRATED CIRCUIT STRUCTURES HAVING COMBINED LINKS FOR UNIFORM GRID METAL GATE AND TRENCH CONTACT CUT
Integrated circuit structures having combined links for uniform grid metal gate and trench contact cut are described. A structure includes a dielectric sidewall spacer between a gate electrode and a conductive trench contact. First and second parallel dielectric cut plug structures extend through the gate electrode, through the dielectric sidewall spacer, and through the conductive trench contact. The first dielectric cut plug has a first recess laterally adjacent to first and second portions of the gate electrode. The second dielectric cut plug has a second recess laterally adjacent to first and second portions of the conductive trench contact. A conductive link is in the first recess, in the second recess, and continuous between the first recess and the second recess.
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
A graphical representation of an object (e.g., a 2D image) is transformed to a grid representation of the object. The grid representation adopts a structure of a grid. Graph nodes are extracted from the graphical representation and arranged based on the structure. An anchor node may be selected from the graph nodes and assigned to an element of the grid. Other graph nodes can be assigned to other elements of the grid based on their relationships with the anchor node. The grid representation can be processed by a CNN including one or more convolutional layers. A convolutional layer may receive the grid representation, generates variants of the grid representations, and extract features based on the variants. The output of the CNN can be used to determine a condition of the object, e.g., to generate a 3D graphical representation of the object that shows a pose of the object.
Provided is an apparatus including interface circuitry, machine-readable instructions, and processing circuitry to execute the machine-readable instructions to decide on a migration of a workload from a first trusted execution environment (TEE) to a second TEE according to a migration policy. The migration policy is embedded into support infrastructure of the first TEE.
Examples described herein relate to a switch device for a rack of two or more physical servers, wherein the switch device is coupled to the two or more physical servers and the switch device performs packet protocol processing termination for received packets and provides payload data from the received packets without a received packet header to a destination buffer of a destination physical server in the rack. In some examples, the switch device comprises at least one central processing unit, the at least one central processing unit is to execute packet processing operations on the received packets. In some examples, a physical server executes at least one virtualized execution environments (VEE) and the at least one central processing unit executes a VEE for packet processing of packets with data to be accessed by the physical server that executes the VEE.
H04L 49/356 - Interrupteurs spécialement adaptés à des applications spécifiques pour les réseaux de stockage
G06F 9/455 - ÉmulationInterprétationSimulation de logiciel, p. ex. virtualisation ou émulation des moteurs d’exécution d’applications ou de systèmes d’exploitation
H04L 47/125 - Prévention de la congestionRécupération de la congestion en équilibrant la charge, p. ex. par ingénierie de trafic
H04L 47/32 - Commande de fluxCommande de la congestion en supprimant ou en retardant les unités de données, p. ex. les paquets ou les trames
H04L 67/1097 - Protocoles dans lesquels une application est distribuée parmi les nœuds du réseau pour le stockage distribué de données dans des réseaux, p. ex. dispositions de transport pour le système de fichiers réseau [NFS], réseaux de stockage [SAN] ou stockage en réseau [NAS]
H04L 69/22 - Analyse syntaxique ou évaluation d’en-têtes
77.
MACHINE LEARNING SPARSE COMPUTATION MECHANISM FOR ARBITRARY NEURAL NETWORKS, ARITHMETIC COMPUTE MICROARCHITECTURE, AND SPARSITY FOR TRAINING MECHANISM
An apparatus to facilitate processing of a sparse matrix for arbitrary graph data is disclosed. The apparatus includes a graphics processing unit having a data management unit (DMU) that includes a scheduler for scheduling matrix operations, an active logic for tracking active input operands, and a skip logic for tracking unimportant input operands to be skipped by the scheduler. Processing circuitry is coupled to the DMU. The processing circuitry comprises a plurality of processing elements including logic to read operands and a multiplication unit to multiply two or more operands for the arbitrary graph data and customizable circuitry to provide custom functions.
G06N 3/063 - Réalisation physique, c.-à-d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
An example apparatus for super resolution imaging includes a convolutional neural network to receive a low resolution frame and generate a high resolution illuminance component frame. The apparatus also includes a hardware scaler to receive the low resolution frame and generate a second high resolution chrominance component frame. The apparatus further includes a combiner to combine the high resolution illuminance component frame and the high resolution chrominance component frame to generate a high resolution frame.
G06T 3/4046 - Changement d'échelle d’images complètes ou de parties d’image, p. ex. agrandissement ou rétrécissement utilisant des réseaux neuronaux
G06T 3/4053 - Changement d'échelle d’images complètes ou de parties d’image, p. ex. agrandissement ou rétrécissement basé sur la super-résolution, c.-à-d. où la résolution de l’image obtenue est plus élevée que la résolution du capteur
79.
METHODS AND APPARATUS TO COOL COMPONENTS OF SERVERS
Systems, apparatus, articles of manufacture, and methods to cool components of servers are disclosed. An example heatsink assembly includes a base having a first lateral edge and a second lateral edge opposite the first lateral edge; first fins between the first and second lateral edges of the base, the first fins having a first height defined between first bottom edges and first top edges, the first bottom edges thermally coupled to the base; and second fins coupled to the first fins, the second fins in a region beyond the first lateral edge of the base, the second fins having a second height defined between second bottom edges and second top edges, the second height less than the first height, the second fins closer to the first top edges of the first fins than the second fins are to the first bottom edges of the first fins.
Described herein is a partitionable graphics processor having multiple render front ends. The partitions of the graphics processor maintain render functionality when partitioned and enable fault isolation and independent multi-client rendering.
09 - Appareils et instruments scientifiques et électriques
Produits et services
computer hardware; semi-conductors; integrated circuits; integrated circuits designed for ruggedized applications; integrated circuits designed for extreme environments
84.
MICROELECTRONIC ASSEMBLIES HAVING A GLASS LAYER SUBSTRATE WITH INTEGRATED CAPACITORS
Microelectronic assemblies, related devices and methods, are disclosed herein. In some embodiments, an integrated circuit (IC) substrate may include a glass layer having a surface; and a vertical capacitor, the vertical capacitor including a vertical structure extending partially through the glass layer from the surface of the glass layer; a metal-insulator-metal (MIM) stack having a top electrode, an insulator layer, and a bottom electrode, the MIM stack on the surface of the glass layer and extending at least partially into the vertical structure; and a conductive liner layer between the bottom electrode and the glass layer, and electrically coupled to the bottom electrode.
H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
H01L 23/498 - Connexions électriques sur des substrats isolants
85.
DESIGN OF VOLTAGE CONTRAST STRUCTURES AND METHODOLOGY TO DETECT GATE END-TO-END SHORTS
Design of voltage contrast (VC) structures and methodology to detect gate end-to-end (ETE) shorts is described. In an example, an integrated circuit structure includes a vertical stack of horizontal nanowires or a fin adjacent to an isolation structure. A first gate electrode is over the vertical stack of horizontal nanowires or the fin. A second gate electrode is on the isolation structure, the second gate electrode along a same direction as the first gate electrode. A dielectric gate plug is between the first gate electrode and the second gate electrode.
In embodiments of the present disclosure, a field effect transistor includes a ferroelectric gate dielectric layer with an improper ferroelectric material. The improper ferroelectric material may include XFeO3 or XMnO3, where X is one of Lu, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, and Yb.
Apparatus and methods for three-dimensional pose estimation are disclosed herein. An example apparatus includes an image synchronizer to synchronize a first image generated by a first image capture device and a second image generated by a second image capture device, the first image and the second image including a subject; a two-dimensional pose detector to predict first positions of keypoints of the subject based on the first image and by executing a first neural network model to generate first two-dimensional data and predict second positions of the keypoints based on the second image and by executing the first neural network model to generate second two-dimensional data; and a three-dimensional pose calculator to generate a three-dimensional graphical model representing a pose of the subject in the first image and the second image based on the first two-dimensional data, the second two-dimensional data, and by executing a second neural network model.
Embodiments described herein provide techniques to enable the dynamic reconfiguration of memory on a general-purpose graphics processing unit. One embodiment described herein enables dynamic reconfiguration of cache memory bank assignments based on hardware statistics. One embodiment enables for virtual memory address translation using mixed four kilobyte and sixty-four kilobyte pages within the same page table hierarchy and under the same page directory. One embodiment provides for a graphics processor and associated heterogenous processing system having near and far regions of the same level of a cache hierarchy.
G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
G06F 7/544 - Méthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs n'établissant pas de contact, p. ex. tube, dispositif à l'état solideMéthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs non spécifiés pour l'évaluation de fonctions par calcul
G06F 7/575 - Unités arithmétiques et logiques de base, c.-à-d. dispositifs pouvant être sélectionnés pour accomplir soit l'addition, soit la soustraction, soit une parmi plusieurs opérations logiques, utilisant, au moins partiellement, les mêmes circuits
G06F 7/58 - Générateurs de nombres aléatoires ou pseudo-aléatoires
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
G06F 9/50 - Allocation de ressources, p. ex. de l'unité centrale de traitement [UCT]
G06F 12/06 - Adressage d'un bloc physique de transfert, p. ex. par adresse de base, adressage de modules, extension de l'espace d'adresse, spécialisation de mémoire
G06F 12/0802 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache
G06F 12/0804 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mise à jour de la mémoire principale
G06F 12/0811 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement avec hiérarchies de mémoires cache multi-niveaux
G06F 12/0862 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec pré-lecture
G06F 12/0866 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache pour les systèmes de mémoire périphérique, p. ex. la mémoire cache de disque
G06F 12/0871 - Affectation ou gestion d’espace de mémoire cache
G06F 12/0875 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mémoire cache dédiée, p. ex. instruction ou pile
G06F 12/0888 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant la mémorisation cache sélective, p. ex. la purge du cache
G06F 12/0891 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant des moyens d’effacement, d’invalidation ou de réinitialisation
G06F 12/0893 - Mémoires cache caractérisées par leur organisation ou leur structure
G06F 12/0895 - Mémoires cache caractérisées par leur organisation ou leur structure de parties de mémoires cache, p. ex. répertoire ou matrice d’étiquettes
G06F 12/0897 - Mémoires cache caractérisées par leur organisation ou leur structure avec plusieurs niveaux de hiérarchie de mémoire cache
G06F 12/1009 - Traduction d'adresses avec tables de pages, p. ex. structures de table de page
G06F 12/128 - Commande de remplacement utilisant des algorithmes de remplacement adaptée aux systèmes de mémoires cache multidimensionnelles, p. ex. associatives d’ensemble, à plusieurs mémoires cache, multi-ensembles ou multi-niveaux
G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p. ex. plusieurs processeurs de données à instruction unique
H03M 7/46 - Conversion en, ou à partir de codes à longueur de série, c.-à-d. par représentation du nombre de chiffres successifs ou groupes de chiffres de même type à l'aide d'un mot-code et d'un chiffre représentant ce type
89.
AUTOMATIC CODE GENERATION OF OPTIMIZED RTL VIA REDUNDANT CODE REMOVAL
Described herein is a technique for automatic generation of optimized RTL via redundant code removal. By automatically introducing local mutations into the original RTL and using equivalence checking tools to confirm that the functionality it is not affected, optimized RTL can be produced automatically without requiring human intervention.
G06F 30/327 - Synthèse logiqueSynthèse de comportement, p. ex. logique de correspondance, langage de description de matériel [HDL] à liste d’interconnections [Netlist], langage de haut niveau à langage de transfert entre registres [RTL] ou liste d’interconnections [Netlist]
90.
UE CONFIGURED TO PERFORM POSITIONING REFERENCE SIGNAL (PRS) MEASUREMENTS IN RRC_INACTIVE STATE WITH A REDUCED NUMBER OF SAMPLES
Various embodiments herein provide techniques for positioning measurements in a wireless cellular network when a user equipment (UE) is in a radio resource control (RRC) inactive state or a RRC idle state. For example, the UE may transmit a sounding reference signal (SRS) for positioning measurements while the UE is in the RRC inactive state or RRC idle state. The SRS may be a semi-persistent SRS and may be transmitted after an activation delay from receipt of a message (e.g., medium access control (MAC) control element (CE)) that activates the SRS. Additionally, or alternatively, the UE may perform a positioning reference signal (PRS) measurement while in the RRC inactive state or the RRC idle state. The PRS measurement may have a reduced number of measurement samples. Other embodiments may be described and claimed.
A neural network accelerator can perform energy-efficient multiply-and-accumulate operations of a neural network by Booth encoding a stationary operand, such as weights, before a compute phase. The Booth-encoding circuitry generates and stores Booth encoded multipliers in a Booth encoded multiplier storage and a precomputed compensation value representing a sum of the compensation bits of the Booth encoded multipliers in a Booth compensation storage. Per-cycle Booth encoding and compute of the sum of the compensation bits are avoided during multiply-accumulate operations because Booth encoding is applied to stationary operands. The Booth encoder can be located at the periphery where the multiplicands are loaded onto the accelerator shared across multiple compute columns and/or tiles to amortize the Booth encoder area overhead. The Booth encoder supports reconfigurable operand bit widths (e.g., 16-, 8-, 4-, and 2-bit). The approach is applicable to single-instruction-multiple data (SIMD) arrays, systolic arrays, and analog/digital compute-in-memory arrays.
G06F 7/544 - Méthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs n'établissant pas de contact, p. ex. tube, dispositif à l'état solideMéthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs non spécifiés pour l'évaluation de fonctions par calcul
92.
SOURCE OR DRAIN STRUCTURES WITH RELATIVELY HIGH GERMANIUM CONTENT
Embodiments of the disclosure are in the field of advanced integrated circuit structure fabrication and, in particular, integrated circuit structures having source or drain structures with a relatively high germanium content are described. In an example, an integrated circuit structure includes a fin including a semiconductor material. A gate stack is over an upper fin portion of the fin. A first epitaxial source or drain structure is embedded in the fin at a first side of the gate stack. A second epitaxial source or drain structure is embedded in the fin at a second side of the gate stack. The first and second epitaxial source or drain structures include silicon and germanium and have a same or greater atomic concentration of germanium than the fin.
H10D 30/62 - Transistors à effet de champ à ailettes [FinFET]
H10D 30/69 - Transistors IGFET ayant des isolateurs de grille à piégeage de charges, p. ex. transistors MNOS
H10D 62/00 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel
H10D 62/13 - Régions semi-conductrices connectées à des électrodes transportant le courant à redresser, amplifier ou commuter, p. ex. régions de source ou de drain
H10D 62/834 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux étant des matériaux du groupe IV, p. ex. Si dopé B ou Ge non dopé caractérisés en outre par les dopants
H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]
H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement
Example systems, apparatus (e.g., compute devices), articles of manufacture, and methods are disclosed to implement swarm techniques for root cause analysis. An example compute device disclosed herein joins a swarm of compute devices, the swarm of compute devices to maintain a distributed database including an artificial intelligence model associated with anomaly detection. The disclosed example compute device also obtains the artificial intelligence model from the distributed database, and performs a root cause analysis based on the artificial intelligence model.
An integrated circuit device includes a first metallization layer, a second metallization layer, and a transistor layer between the first and second metallization layers. The transistor layer includes a first gate structure, a second gate structure, and a conductive structure between the first and second gate structures. The conductive structure includes a first end having a first width, the first end closer to the first metallization layer than the second metallization layer. The conductive structure also includes a second end having a second width, the second end closer to the second metallization layer than the first metallization layer, the second width greater than the first width. A seam extends from the first end of the conductive structure partway towards the second end of the conductive structure.
H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p. ex. structures d'interconnexions enterrées
H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
Selective metal capping and/or liner materials and processes described herein may enable hermetically encapsulating metal interconnects and metal-silicon interfaces in transistor contacts. In one example, an IC structure includes an interconnect layer with a conductive interconnect that is lined with a ruthenium-based liner, and capped with a selectively deposited cap that includes one or more of ruthenium, molybdenum, tungsten, rhodium, iridium, rhenium, and niobium individually or in an alloy. In another example, an IC structure includes a transistor contact structure with a selectively deposited conductive cap over an interface material, where the conductive cap material is absent or substantially thinner on sidewalls of the contact opening. In one example, the conductive cap material over the Si-metal interface includes one or more of ruthenium, molybdenum, tungsten, rhodium, iridium, platinum, rhenium, cobalt, and niobium individually or in combination.
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT
96.
DEVICE, METHOD AND SYSTEM FOR PROVIDING (ANTI)FERROELECTRIC CAPACITORS OF VARIOUS THICKNESSES
Techniques and mechanisms for providing an (anti)ferroelectric capacitor structure. In an embodiment, an (anti)ferroelectric material layer and an electrode structure each extend vertically though a first outer electrode and a second outer electrode of a material layer stack. In a horizontal plane, the (anti)ferroelectric material layer surrounds the electrode structure. A first capacitor is formed with the first metallization layer and portions of the (anti)ferroelectric material layer and the electrode structure, wherein a second capacitor is formed with the second metallization layer and other portions of the (anti)ferroelectric material layer and the electrode structure. To facilitate improved operational characteristics, a first thickness of the first metallization layer is substantially greater than a second thickness of the second metallization layer. In another embodiment, the electrode structure tapers or otherwise decreases in horizontal width along a line of direction from the second metallization layer toward the first metallization layer.
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H10B 51/30 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par la région noyau de mémoire
97.
SUBFIN ENGINEERING TO IMPROVE SEMICONDUCTOR DEVICE PERFORMANCE
Techniques are provided herein to form semiconductor devices with gate structures that do not extend below a top surface of dielectric subregions. A semiconductor device includes a gate structure around or otherwise on a semiconductor region. A lower end of the fin of semiconductor material includes a subfin adjacent to a dielectric fill. A sacrificial material layer is deposited before the formation of the gate structure to prevent the gate structure from forming along the sides of the subfin. This sacrificial layer may then be removed from the backside of the structure along with the semiconductor material of the subfin. The subfin area may be replaced with one or more dielectric materials formed on the backside. As a result, the device performance is improved by lowering the parasitic capacitance caused by having the gate structure on either side of the dielectric structure replacing the subfin region.
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
Integrated circuit (IC) structures with conductive interconnects may be fabricated with pattern replication techniques using selective deposition. In one example, a method involves providing a preliminary IC structure with a conductive interconnect including a first conductive material, recessing an insulator material from around the conductive interconnect to expose a top and sides of the conductive interconnect. A thin conformal layer of an insulator material may be deposited over the exposed top and sides of the first conductive material. A further material (e.g., a conductive material) may then be selectively deposited over the first conductive material. An insulator material may be provided over and around the selectively deposited material, and then the further material may be removed to expose the first conductive material. The method may then involve providing a second conductive material over the first conductive material.
Techniques are provided herein to form an integrated circuit having different semiconductor devices with different features to cause opposite or otherwise different changes in the threshold voltage. For example, one or more first semiconductor devices include source or drain regions that extend laterally beneath a portion of the spacer structures to cause a decrease in the device threshold voltage, and one or more second semiconductor devices include thinned nanowires to cause an increase in the device threshold voltage. The one or more first FETs have source or drain regions that extend laterally inwards towards the nanoribbons between inner gate spacers, such that the interface between the source or drain regions and the nanoribbons is within a lateral width of the inner spacers. The one or more second FETs have nanoribbons with a smaller thickness within the gate trench compared to the nanoribbons of the one or more first FETs.
H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
A system that includes a graphics processing unit (GPU) that includes: at least one processor and circuitry to: based on failure of the GPU to load boot firmware, operate as a survivability agent to allow for the GPU to boot to a configuration wherein a host system is to communicate with the GPU to determine the failure of the GPU to load boot firmware and to load second boot firmware for access by the GPU. In some examples, the GPU includes an input output (IO) subsystem and to boot to the configuration, the circuitry is to provide the host system with access to an indicator of failure of the GPU and access to the host system to load the second boot firmware into a boot storage accessible to the GPU.
G06F 11/20 - Détection ou correction d'erreur dans une donnée par redondance dans le matériel en utilisant un masquage actif du défaut, p. ex. en déconnectant les éléments défaillants ou en insérant des éléments de rechange
